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时间:2019-09-04
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1、Synopsys实验系列4_编译与优化_DesignCompilerASICCenterofSYSUCompanyLogoContentsIntroductiontoSynthesis1SettingUpandSavingDesigns2DesignandLibraryObjects3AreaandTimingConstraints4CompileCommands5TimingAnalyze6Appendix7WhatdoWEMeanby“Synthesis”?CompanyLogoDesignCompiler(DC)简介1.Synopsys公司的De
2、signCompiler为是一个基于UNIX系统,通过命令行进行交互的RTL综合工具。它提供约束驱动时序最优化,把设计者的HDL描述综合成与工艺相关的门级设计;它能从速度、面积和功耗等方面来优化电路设计,并支持平直或层次化设计2.DesginCompiler为Synopsys公司的旗舰产品。根据最新Dataquest的统计,Synopsys的逻辑综合工具DesignCompiler占据91%的市场份额。ASICofSYSUDesignCompilerFlowCompanyLogo目的:1.好的综合结果2.更短的综合时间BasicSynthesisFlo
3、wASICofSYSUSynthesisTransformationsCompanyLogoSynthesisTransformationsCompanyLogo工艺库SynthesisIsConstraint-DrivenCompanyLogoThreeInterfacestoDesignCompilerCompanyLogoInXGmode,allsynthesistoolsusethetoolscommandlanguage(Tcl)2SettingUpandSavingDesignsCompanyLogoUnit2focusonUnit2foc
4、usonUnit2Objectives1.读入设计或者层次化的设计(hierarchicaldesigns)2.指定目标库、链接库、符号库、综合库3.建立DC的startupfile来指定工艺库文件(technologylibraryfile)和搜索路径目录(searchpathdirectories)4.施加一个约束文件(constraintsfile)5.保存设计CompanyLogoSettingUpandSavingDesignsinFlowASICofSYSUUnit2AgendaCompanyLogoLoadingDesignorHiera
5、rchicalDesignsSpecifyLibraryandSetDCStartupFileSavingDesigns2-1启动DCand读RTL代码CompanyLogoReadaVerilogRTLfile:ReadaVHDLRTLfile:多个RTL文件的读取方法?2-2层次化的RTLDesignsCompanyLogo层次化的设计或者写到一个文件.v文件中DC去读入这些Verilog文件,哪个会是顶层文件呢?CompanyLogo2-3ReadingHierarchicalRTLDesignscurrent_designMY_TOP;#指定顶
6、层文件※2-4Reading.ddcDesignFilesCompanyLogo“link”执行时会自动加载ddc,它是根据命名来加载的,容易出错,建议read_ddc※2-5AlternativeCommandsforReadingRTLCompanyLogo建议使用analyze+elaborate的组合来读RTL唯一能设置参数?通过前面的学习掌握:RTL的读入方法ASICofSYSUUnit2AgendaCompanyLogoLoadingDesignorHierarchicalDesignsSpecifyLibraryandSetDCStart
7、upFileSavingDesigns2-6需要指定的库:target_library:targetlibrary对应工艺库,也就是代工厂提供的某种工艺的工艺库link_library:DC在定位或者解析设计中的instances时,所去查找的库symbol_library:在DC的图形化界面给出原理图上各种标准单元的符号时,DC所去查找的库。syntheticlibrary:DC综合时用来将HDL代码转化为相对应的元件时所参考的IP库,比如符号“+”,通过查找IP库将生成某一类加法器。ASICofSYSU2-7compile需要指定target_li
8、braryCompanyLogo※2-8工艺库的内部描述CompanyLogo2-9设置Tar
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