电子技术基础实验报告三

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1、贵州大学实验报告姓名学号实验组实验时间2012.4.24.指导教师成绩实验项目名称七人表决电路和格雷码转换电路专业:班级:实验目的1.学习组合逻辑电路的设计，进一步了解、熟悉和掌握QuartusII的使用方法。2.学习VerilogHDL的编程方法。3.学会使用VectorWave进行波形仿真。实验原理组合逻辑电路的设计思想实验仪器软件：AlteraQuartusII9.0集成开发环境。编写需设汁的任一组合逻辑电路的Verilog代码并仿真实验步骤及1•设计一个七人表决电路要求：(1)若同意的人数超过半数时，输出为1.2.设计格雷码转换电

2、路要求：(1)sw[3..0]作为输入的二进制码。(2)led[3..O]表示输入的二进制码,led[7..4]显示转换的结果。七人表决电路程序：modulesevenvote(voter,pass);input[6:0]voter;〃定义7个输入信号outputpass;〃定义1个输出信号passregpass;reg[2:0]sum;//数据类型定义reg[2:0]i;//数据类型定义always@(voter)〃算法部分beginsum=0;for(i=0;i<=6;i=i+l)〃将输入为1的输入结果累加if(voter[ij==l

3、)sum=sum+rbl;if(sum[2])〃判断7个输入结果中为1的个数，输出结果pass=l;elsepass=0;endendmodule格雷码转换电路程序：modulebintogray(bin,grayjed);input[3:0]bin;〃定义输入信号output[3:0]gray;//定义输出信号output[3:0]led;assigngray=binA{l'bO,bin[3:l]}〃将二进制码转换为格雷码；assignled=gray;〃格雷码输出endmodulemodulegraytobin(gray,bin);i

4、nput[3:0]gray;〃定义输入信号outputf3:0]bin;〃定义输111信号reg[3:01bin_r;〃数据类型定义always@(gray)〃算法部分beginbin_r[0]=gray[3]Agray[2]Agray[1]Agray[O];bin_r[11=gray[3]Agray[2]Agray[1]；bin_r[2]=gray[3]Agray[2];bin_r[3]=gray[3];endassignbin=bin_r;〃输出endmodule七人表决电路仿真波形：bMasJeiTimeBar6.9ns<►Poin

5、ler195nsIrieival-4.95n$Stcrl：EndMasteiTimeBar实验数据口・v

6、votorB111K皿沁皿皿晦运逝晦晦沁沁皿・2-...61Bi「111—1—11—1—11—1—•・・・5]B1_11r1•・・・4]B1"L厂•…3】B01■・・・2】B011--1]B0L...01B069ns<・PcinfeiEnd3015njIrieival2325n$Start[§ModelTimeBor6.9n$*>Poinler7

7、395n?Irtterval67.05nsStart:End70.0ns80.0nsIAValuei69n909nspassoooo1^011J1J6541]TJTJ3210fiOunulB0B1110CBtB1BI数据分析：输出结果为7人表决器的结果，如果有4个人或4个人以上同意输出为1,否则为0,见上面的仿真结果：输入为1001000,输出就为0；输入为0011101，输出为1；输入为1100100输出为0。故分析可知，以上的波形仿真结杲与理论值都吻合。格雷码转换电路仿真波形:4*Poirier10.0nsMasterTimeBarV

8、alue)ps10.0ns20.(10,C■ns

9、00000000['00010001)(0000::0001)-9.6nsB0001B0C400psInterval:2225n$Interval:KaneValue10.030.0ns40.(JSswB0C0010r0011丄勺Pcmter:100mStartMasterTimeBar十

10、Poirter40.55nsInterval:30.55nsStart:

11、0pA英VUue10.0

12、wB0C愴MasterTimeBar:10.0ns01100100010060.C011101010101MasterTimeBar:10.0nsA英罠NameValue10.05丘80.C参