第4章时序线路的逻辑设计

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1、4.1时序线路的普遍模型■R步时序逻辑烦珞口现状态殳量仅能虚固定的时则改殳・则称为周步的.■异步肘序夏辑筑珞口现状态变童以随机的方扎根攥输入变走的改变而随时改变，不和时钟信号同步，财称为是异步的.■计算机tAfi的绘丸#做时序夏辑筑珞却密阿步筑珞。4.2触发器■简单SR暂存耳的分析・恥号次状A次状ASR~L00Q(ui)・Q(0»。Q(tH)・10!Q(oi)=0««第4章时序线路的逻辑设计4.2触发器4.3MSI时序逻辑线路的综合4.1时庁线路的旳遍模型■简单SR暂存耳的分析■咅存耳4.2触发器4.3MSI时序逻佈线路

2、的综合4.4小结9L状§次状廐•Mfa号现状鳶次状4&RQ(0::KQ(0Q(lH)000——101001（）01110110100110

3、）110111X3X2XI4.1时序线路的普遍模型■时序战珞实现一个时序逻辑函欽.■它的多欽不仅有输入支量，还有状总支量。■状杰支量反畝了过去的输入量对筑烁现有綸出畳的彩¥＞。■时序战烁需萎存緒尢仲象保存伙总支量。4.2触发器■简单SR暫存毘的分析4.3MSI时序逻辑线路的综合输入一1次秋心怡出・f（"入•现状题蠢・g（枪入•DfNCLK小行输入并行输出右移位寄存器波形图4.3MSI时

4、序逻辑线路的综合JK：为摊制输入該;CLK：为时林号;S：为覽位体号端；CLR：复位信号端；Q:为输出信号端.4.3MSI时序逻辑线路的综合Q0■.qiZ_MQ2