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时间:2019-08-21
《VHDL与数字电路设计PPT课件-第一章VHDL程序的基本结构》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库。
1、北京工业大学实验学院VHDL与数字电路设计北京工业大学实验学院目录基本结构一实体二三四结构体库和程序包配置五1、基本结构如图代表的是一个芯片的内部俯视图,下面范例介绍如何使用VHDL程序设计该芯片电路。Pin48Pin7北京工业大学实验学院LIBRARYIEEE;--USE定义区USEIEEE.std_logic_1164.ALL;USEIEEE.std_logic_arith.ALL;USEIEEE.std_logic_unsigned.ALL;ENTITYch1IS--ENTITY定义区PORT(pin48:INst
2、d_logic;pin7:OUTstd_logic);ENDch1;ARCHITECTURErtlOFch1IS--ARCHITECTURE定义区BEGINpin7<=pin48;--程序ENDrtl;北京工业大学实验学院描述输入/输出端口描述电路的行为和功能北京工业大学实验学院InputportOutputportFunctionsINOUTInputOutputVHDL的功能北京工业大学实验学院并非所有VHDL程序都具备上述的语法结构。理论上,只有ENTITY和ARCHITECTURE是程序必备的;而在实际应用中,常
3、常需要在定义ENTITY之前调用库和库中的程序包(只是“调用”,不是“编写”)。下图所示的VHDL程序结构是实际应用中最基本、最常见的程序结构。北京工业大学实验学院USE定义区ENTITY定义区ARCHITECTURE定义区基本结构--eqcomp4isafourbitequalitycomparatorLIBRARYIEEE;USEIEEE.std_logic_1164.ALL;ENTITYeqcomp4ISPORT(a,b:INstd_logic_vector(3DOWNTO0);equal:OUTstd_logic
4、);ENDeqcomp4;ARCHITECTUREdataflowOFeqcomp4ISBEGINequal<=‘1’WHENa=bELSE‘0’;ENDdataflow;VHDL对大小写不敏感eqcomp4.vhd包实体构造体文件名和实体名一致每行;结尾关键字BEGIN关键字END后跟实体名关键字END后跟构造体名库北京工业大学实验学院2、库和程序包LIBRARY(库)是用于存放预先编译好的设计单元(实体说明、结构体、配置说明、程序包说明和程序包体等)。PACKAGE(程序包)中定义了基本的常数,数据类型,元件及子程序
5、等。作用:声明在实体和结构体定义中将用到的数据类型、元件或子程序等。声明格式:LIBRARY<库名>;USE<库名>.<程序包名>.ALL;USE<库名>.<程序包名>.<程序包中的项目>;北京工业大学实验学院VHDL语言的库分为两类:设计库:包括std和work库,设计库对当前项目是可见默认的,无需用LIBRARY和USE语句声明。资源库:包括IEEE库等,设计库是常规元件和标准模块存放的库,使用哪个资源库需要预先声明。VHDL标准中提供了一些预定义的标准程序包,常用的有:Standard(std库)Textio(st
6、d库)Std_logic_1164(IEEE库)…北京工业大学实验学院库和程序包由于VHDL已是IEEE规定的标准,所以只要是CPLD、FPGA等器件公司,他们都会提供标准的IEEE资源库,而且由于这里面包含许许多多的定义和参数,初学者一时之间也不容易全部了解,所以可以全部写上以减轻负担,如下所示:LIBRARYIEEE;USEIEEE.std_logic_1164.ALL;USEIEEE.std_logic_arith.ALL;USEIEEE.std_logic_unsigned.ALL;北京工业大学实验学院库和程序包
7、作用:ENTITY(实体)用于定义电路的外观,即I/O端口和数量。定义格式:ENTITY<实体名>IS[类属参数说明];<端口说明>;[实体说明部分];END[ENTITY]<实体名>;北京工业大学实验学院3、实体放在端口说明之前,用来为设计实体和其外部环境通信的静态信息提供通道,可以用来定义端口宽度、实体中元件的数目以及器件延迟时间等参数。可以使VHDL更加具有通用性。在开始设计VHDL语言程序时,难免会有一些参数的值不能确定(或待定),可以应用GENERIC语句编制通用程序,仿真时只要将待定参数初始化即可。定义格式:
8、GENERIC(参数名称:数据类型[:=静态表达式];…);例:GENERIC(delay_time:time:=5ns);北京工业大学实验学院3.1类属参数说明端口说明是对设计实体与外部接口的描述,端口对应于电路图上的一个引脚,一个端口就是一个数据对象。端口说明部分用于为设计实体和其外部环境通信的动态信息提供通道。
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