FPGA 8位全加器的原理图设计

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1、3-8.在QuartusII中用原理图输入法设计8位全加器1、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。2、实验原理：先由一个半加器构成一个全加器，8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。3、实验内容及过程：在D盘下建立一个新的文件夹为ADDER8。本设计的思路是先设计1个1位半加器，因此建立新建文件夹D:/ADDER8/h_adder；要利用1

2、位的半加器构造1位的全加器，因此建立新建文件夹D:/ADDER8/f_adder；要利用1位的全加器构造8位的全加器，因此建立新建文件夹D:/ADDER8/adder8；(1)、用原理图输入法构造1位半加器打开QuartusII软件，选择菜单File-New，在弹出的New对话框中选择原理图文件编辑输入项BlockDiagram/SchematicFile（如图4-1所示），按ok按钮后将打开原理图编辑窗口。(2)建立一个初始原理图。在编辑窗口中的任何一个位置上右击鼠标，选择输入原件项Insert-Symbol，或者直接双击原理图编辑窗口，于是将弹出如图4-2所示原件对话框。在坐下的N

3、ame栏键入输入引脚符号input。然后单击ok按钮。即可将元件调入原理图编辑窗口。图4-1图4-2（3）原理图文件存盘。选择菜单File-SaveAs，将此原理图文件存于刚才建立的目录D:/ADDER8/h_adder中，取文件名为：h_adder.bdf。然后将h_adder.bdf设定为工程，创建工程。（4）绘制半加器原理图。在工程管理窗口，双击工程名，再次进入原理图编辑窗。双击原理图任何位置，再次弹出4-2的对话框。分别在Name栏键入原件名and2、not、xnor和输出引脚output，并用单击拖动的方法连接电路。然后分别在input和output引脚的PINNAME上双击

4、使其变为黑色，再用键盘输入各引脚名：a、b、co和so。最后作为本工程的顶层原理设计图如4-3。图4-3（5）仿真测试半加器。全程编译后，对此半加器工程进行方针测试，仿真波形如下图所示4-4。图4-4（6）把以上设计的半加器h_adder.bdf设置成可调用的底层原件。方法如图4-5，在半加器原理图打开的情况下选择菜单File-Create/UpdateSymbolFilesForCurrentFile,即可将当前电路图变成一个原件符号存盘（元件文件名是h_adder.bsf），以便在高层次中调用。图4-5（7）把1位半加器的模块和原理图拷入文件夹D:/ADDER8/f_adder。用

5、两个1位半加器构造1位全加器的元件并存盘。原理图如4-6，仿真时序图如4-7.然后把此原理图设置成可调用的底层原件。图4-6图4-7(8)用原理图输入法构造8位全加器。把1位半加器和1位全加器的原理图和模块共四个文件拷入E:/EDA/ADDER8/adder8，用1个1位半加器和7个1位全加器构造8位全加器。原理图如4-8，仿真时序图如4-9.图4-8图4-94、硬件测试。（1）引脚锁定。选择菜单Assignments-AssignmentEditor，弹出窗口中在Category中选择Pin然后在New栏把所有引脚列出，选取模式1的电路实现此功能。键2、键1输入8位加数；键4、键3输

6、入8位被加数；数码8/7显示加和；D8显示进位cout。查出对应的PIO口和对应芯片的引脚，引脚锁定如下图：图4-10(2)点击保存储存这些引脚锁定的信息后，必须再编译（启动StartComplilation）一次，才能将引脚锁定信息编译进下载文件中。（3）下载到硬件显示。连好实验箱，打开电源，下载到实验箱上。点击Programmer下载程序出现如下图4-11所示，然后点击start。选择实验箱上的模式1，从键2、键1输入加数，从数码管2、1上可看到相应的输入；从键4、键3输入被加数，从数码管4、3上可看到相应的输入；从数码管8、7可看到两数相加后的和，从D8显示进位情况。5、实验报告

7、：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告图4-11