时序逻辑电路的设计方法

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1、同步时序电路设计基础同步时序逻辑电路的设计过程就是分析的逆过程，也就是根据特定的逻辑要求，设计出能实现其逻辑功能的时序逻辑电路。设计追求的目标是使用尽可能少的触发器和逻辑门实现给定的逻辑要求。同步时序电路设计的一般步骤如下:(1)建立原始状态表。根据对时序电路的一般文字描述说明电路的输入、输出及状态的关系，进而形成状态图和状态表。由于开始得到的状态图和状态表是对逻辑问题最原始的抽象，其中可能包含多余的状态，所以称为原始状态图和原始状态表。(2)状态化简。对原始状态表进行状态化简，消去多余的状态，求得最小化状态表。(3)状态分配(或称状态编码)。把状态表中用字母

2、或数字标注的每个状态用二进制代码表示。(4)选择触发器类型(如D或JK触发器)。通常在开始设计时，已经初步选择了触发器。这一步是最后确定合适的触发器的类型。同一状态表选用不同类型的触发器，得到的电路复杂程度也不同。(5)确定激励函数和输出函数表达式。根据选定的触发器类型，列出激励函数表，并求出激励函数和输出函数的最简表达式。(6)画出逻辑电路图。上述各步骤中，第一步是最重要的。这一步要完成从文字描述到逻辑符号的转换，一旦完成了这步转换，下面的步骤就可以用较为完善的设计方法进行设计。以上是一般同步时序电路的设计步骤。对于一些典型的或选用MSI芯片的电路设计，由于

3、状态数、状态编码和触发器类型已给定，设计步骤可以简化。实际设计中可以根据具体问题灵活掌握。同步时序电路设计步骤建立原始状态表建立原始状态表是同步时序电路设计中最重要的一步。一般应考虑如下几个方面：1.确定电路模型。同步时序电路有Mealy型和Moore型两种模型，不同模型结构对应的电路结构不同。2.设立初始状态。时序逻辑电路在输入信号开始作用之前的状态称为初始状态。3.根据需要记忆的信息增加新的状态。从初始状态出发，逐个增加和完善，直到每个状态下各种输入取值均已考虑而没有新的状态出现为止。4.确定各时刻电路的输出。例1例1.某模5加1和加2计数器有一个输入x和

4、一个输出Z。输入x为加1、加2控制信号，当x=0时，计数器在时钟脉冲作用下进行加1计数；当x=1时，计数器在时钟脉冲作用下进行加2计数。当电路计满5个状态后，输出Z产生一个1信号作为进位输出，平时Z输出为0。试建立该计数器的Mealy型原始状态图和状态表。解:该问题已指定电路模型为Mealy型，且输入和状态、输出之间的关系也非常清楚，所以状态图的建立很容易。假设模5计数器的5个状态分别用A、B、C、D、E表示，其中A为初始状态。根据题意可作出原始状态图如右图所示，相应的原始状态表如右表所示。输入状态X=0X=1AB/0C/0BC/0D/0CD/0E/0DE/0

5、A/1EA/1B/0例2例2.某序列检测器有一个输入端x和一个输出端Z。输入端x输入一串随机的二进制代码，当输入序列中出现011时，输出Z产生一个1输出，平时Z输出0。典型输入、输出序列如下。输入x：l01011100110输出Z：000001000010试作出该序列检测器的原始状态图和原始状态表。解假定用Mealy型同步时序逻辑电路实现该序列检测器的逻辑功能，则原始状态图的建立过程如下。设电路的初始状态为A。当处在初始状态下电路输入为0时，输出Z为0，由于输入0是序列"011"中的第一个信号，所以应该用一个状态将它记住，假定用状态B记住收到了第一个0，则在状

6、态A输入0时应转向状态B；当处在初始状态A电路输入为1时，输出Z为0，由于输入1不是序列"011"的第一个信号，故不需要记住，可令其停留在状态A。该转换关系如图(a)所示。当电路处于状态B时，若输入x为0，则它不是序列“011”的第二个信号，但仍可作为序列中的第一个信号，故可令电路输出为0，停留在状态B；若输入x为1，则意味着收到了序列“011”的前面两位01，可用一个新的状态C将它记住，故此时电路输出为0，转向状态C。部分状态图如图(b)所示。当电路处于状态C时，若输入x为0，则收到的连续3位代码为010，不是关心的序列011，但此时输入的0依然可以作为序列

7、的第一个信号，故此时应输出0，转向状态B；若输入x为1，则表示收到了序列"011"，可用一个新的状态D记住，此时应输出1，转向状态D。部分状态图如图(c)所示。当电路处于状态D时，若输入x为0，则应输出0，转向状态B；若输入x为l，则应输出0，转向状态A。至此，得到了该序列检测器完整的Mealy型状态图，如图(d)所示。相应的原始状态表如右所示。从上述建立原始状态图的过程可知，实现一个序列检测器的功能所需要的状态数与要识别的序列长度相关，序列越长，需要记忆的代码位数越多，状态数也就越多。实际上在建立序列检测器的原始状态图时，可以先根据序列中要记忆的信息设立好每

8、一个状态，并建立起当输入信号正好按指定