6.4同步时序逻辑电路的设计方法

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1、6.4同步时序逻辑电路的设计方法6.4.1简单同步时序逻辑电路的设计简单时序逻辑电路：是指用一组驱动方程、状态方程和输出方程完全可以描述其逻辑功能的电路。设计的一般步骤一、分析设计要求，找出电路应有的状态转换图或状态转换表1.确定输入/输出变量、电路状态数。2.定义输入/输出逻辑状态以及每个电路状态的含义，并将电路状态顺序进行编号。3.按设计要求实现的逻辑功能画出电路的状态转换图或列出状态转换表。二、状态化简若两个电路状态在相同的输入下有相同的输出，并转向同一个次态，则称为等价状态；等价状态可以合并。三、状态编码1.确定触发器数目。2n-1M

2、2n2.给每个状态规定一个n位二进制代码。（通常编码的取法、排列顺序都依照一定的规律）四、从状态转换图或状态转换表画出次态卡诺图，然后求出电路的状态方程，驱动方程和输出方程。五、根据得到的驱动方程和输出方程画出逻辑图。六、检查所设计的电路能否自启动。例：设计一个串行数据检测电路。正常情况下串行的数据不应连续出现3个或3个以上的1。当检测到连续3个或3个以上的1时，要求给出“错误”信号。解：一、首先进行逻辑抽象，建立电路的状态转换图取输入数据为输入变量，用A表示；取检测结果为输出变量，用Y表示；正常时Y=0、有错时Y=1。设电路没有输入1之前状

3、态为S0，输入一个1以后状态为S1，连续输入两个1以后状态为S2，连续输入3个或3个以上1以后状态为S3二、状态化简等价状态：若两个电路状态在相同的输入下有相同的输出，并且转向同一个次态，则称这两个状态为等价状态。观察发现：S2、S3是等价状态S0S1S3S21/01/01/10/00/00/01/10/0三、规定电路状态的编码取n=2，取Q1Q0的00、01、10为S0、S1、S2；四、填写次态卡诺图，且化简得到状态方程五、选用JK触发器，求方程组六、画逻辑图七、检查电路能否自启动能自启动将无效状态代入状态方程和输出方程计算，得到A=1时次态

4、转为10、输出为1；A=0时次态转为00、输出为0。6.4.2复杂时序逻辑电路的设计采用层次化结构设计方法自顶向下自底向上无论哪一种做法，首先都需要将整个电路逐级划分为若干比较简单的、容易实现的功能模块，每个模块实现一定的逻辑功能。在比较复杂的时序逻辑电路中，通常还必须设计一个控制电路，用来控制这些模块电路按照规定的时序运行。通常把这种含有控制模块的数字电路称为数字系统。一般用自底向上的方法设计，则用已有的标准化中、小规模集成电路完全可以实现每一个底层模块的功能。例6.4.3设计一个简单的电子钟，要求以十进制数显示时、分、秒，并具有时、分、秒校

5、准功能。解：根据设计要求，首先将电子钟划分为计时电路、显示电路和计时/校准控制电路三个顶级模块。将计时电路划分为秒计数器、分计数器和时计数器三个下一级模块。将显示电路划分为秒显示、分显示和时显示三个下一级模块。解读：图6.4.136.5时序逻辑电路中的竞争—冒险现象分为两类：*由组合逻辑电路的竞争—冒险所引起。产生的输出脉冲噪声不仅影响整个电路的输出，还可能使存储电路产生误动作。如果存储电路中触发器的输入信号和时钟信号在状态变化时配合不当，也可能导致触发器误动作。分析图6.5.1学习基本要求:1、掌握时序逻辑电路的分析方法2、掌握同步计数器的

6、设计方法3、掌握常用时序逻辑器件(集成计数器、移位寄存器)逻辑功能和应用重点与难点:1、时序逻辑电路的分析2、用时序逻辑器件构成任意进制计数器（包括分析和设计两部分）本章学习要求作业：选作P1926.264、重点掌握由555定时器组成的多谐、单稳、施密特触发器的电路、工作原理及电路主要参数的估算。1、熟练掌握多谐振荡电路、单稳态电路、施密特触发电路的工作特点；正确理解其电路组成及工作原理。2、掌握多谐、单稳、施密特触发器MSI器件的逻辑功能及主要参数的估算。3、掌握555定时器的工作原理。教学基本要求第9章脉冲波形的产生和整形9.1矩形脉冲的特

7、性参数脉冲幅度Vm：脉冲电压波形的高、低电平之差。脉冲宽度TW：从脉冲前沿的0.5Vm到达脉冲后沿0.5Vm所需的时间。上升时间tr：脉冲上升沿从0.1Vm上升到0.9Vm所需要的时间。下降时间tf：脉冲下降沿从0.9Vm下降到0.1Vm所需要的时间。脉冲周期T：相邻两个脉冲之间的时间间隔。占空比q：脉冲宽度与脉冲周期的比值。脉冲波形的获取，通常有两种方法:1、将已有的非脉冲波形通过波形变换电路获得；如单稳态电路、施密特触发电路。2、采用脉冲信号产生电路直接获得；如多谐振荡电路。1、电路组成：2、工作原理9.2施密特触发电路9.2.1施密特触发

8、电路的工作原理根据叠加原理：由CMOS反相器组成(1)I上升当I=0时，正向阈值电压(VT+):输入信号在上升过程中，使输出电平发生跳变时所对应