数字电路与逻辑设计第6章1120中规模计数器的级联

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1、M=12例：分析下图所示的时序逻辑电路，试画出其状态图和在CP脉冲作用下QD、QC、QB、QA的波形，并指出计数器的模是多少？N

2、>M的实现方法：采用多片M进制计数器构成各芯片可以连接为串行进位方式或并行进位方式对于扩展为M’的计数器再采用反馈清零或反馈置数进行设计中规模计数器的级联级联后的中规模计数器同样可以通过复位或者预置来改变整个计数器的模值。有两种基本的做法：a、一种是将级联后的计数器看成是一个整体，直接通过预置或者复位来改变计数模值。b、另一种是将单片的计数器先通过预置或复位到达一定的模值，级联后的计数器的模值等于被级联计数器模值的乘积。只有级联后计数器的模值可以被分解为几个整数的乘积时，才可以用第二种方法。3、双时

3、钟4位二进制同步可逆计数器74LS193集成计数器减计数××××110加计数××××110DCBADCBA××000000×××××××1QDQCQBQADCBACP-CP+LDCR输出预置数据输入时钟预置清零异步清零：异步预置数：3、双时钟4位二进制同步可逆计数器74LS193同步加计数：同步减计数：CR=1CR=0,LD=0CR=0,LD=1,CP+=CR=0,LD=1,CP-=集成计数器0111XXXX保持集成计数器74LS193时序图四位二进制可逆计数器—CT74193中规模计数器DA:高

4、位低位CPU，CPD:双时钟输入R:异步清除,高电平有效LD:异步预置,低电平有效QDQA:高位低位（一）逻辑符号加到最大值时产生进位信号QCC=0减到最大值时产生借位信号QDD=04.异步十进制计数器——74xx290（1）74xx290的功能时钟输入端直接置9端直接清零端输出端异步计数器相关连接时钟输入端直接清零端直接置9端二进制计数器五进制计数器十进制计数器（1）74LS290的功能二进制计数器CPAQA五进制计数器CPBQDQCQB008421BCD码十进制计数器CPAQDQCQ

5、BQA74xx290的功能表计数0×0×计数×00×计数0××0计数×0×01001×11××0000×0×110000××011QDQCQBQACPR9(2)R9(1)R0(2)R0(1)输出时钟置位输入复位输入在计数或清零时，均要求R9(1)和R9(2)中至少一个必须为0只有在R0(1)和R0(2)同时为1时，才能清零例1：采用CT74290设计M=6计数器方法一：利用R端M=6态序表NQDQCQBQA0000010001200103001140100501016011001100000例2：采

6、用CT74290设计M=7计数器M=7态序表NQDQCQBQA0000010001200103001140100501016011071001方法二：利用S端10010110例3：用CT74290设计M=10计数器M=10态序表NQAQDQCQB00000100012001030011401005100061001710108101191100要求：采用5421码计数三、寄存器，移位寄存器。寄存器是一种常用的时序逻辑电路,用来存储多位二进制代码。这些代码可以是数据，指令，地址或其他信息。由于一个触发

7、器只能存放一位二进制代码，因此，用n个触发器和一些起控制作用的门电路，可以组成n位寄存器。按功能划分，寄存器可分为：数码寄存器移位寄存器1、数码寄存器1DCIDI存数指令QQ1、数码寄存器数码寄存器是能够存放二进制数码的电路。由于触发器具有记忆功能，因此可以作为数码寄存器的电路。下图为由D触发器实现寄存一位数码的寄存单元。工作原理：若DI=0，在存数指令的作用下，Qn+1=0，若DI=1，在存数指令的作用下，Qn+1=1。这样，在存数指令的作用下，将输入信号的数码DI存入到D触发器中。这样寄存器只用

8、来存放数码，一般仅具有接收数码，保持并清除原有数码等功能，电路结构和工作原理都比较简单。一个多位的数码寄存器，可以看作是多个触发器的并行使用。、移位寄存器移位寄存器是一个同步时序电路，除具有存放数码的功能外，还具有将数码移位的功能，即在时钟CP作用下，能够把寄存器中存放的数码依次左移或右移。⑴下图为由4个D触发器构成的4位左移的移位寄存器由图可见：Q1n+1=VI，Q2n+1=Q1nQ3n+1=Q2n，Q4n+1=Q3n1D4CI1D4CI1D4CI1D4CIQ4Q3