设计一个补码定点小数乘法运算器

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1、姓名：何飞龙学号：13152120102.设计一个补码定点小数乘法运算器。设被，乘数，积，均为补码形式的定点小数。start是启动信号，down是除法完成信号，overflow是“溢出”报警信号，reset是清零信号，clock是时钟信号。请给出此除法器的VHDL功能描述，并编写测试向量文件，通过分析模拟结果验证设计的正确性。（X补=1.0011，Y补=1.0101）程序代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.A

2、LL;ENTITYmult5ISgeneric(n:integer:=5;m:integer:=9);PORT(start,reset,clock:INSTD_LOGIC;--kaishi,fuwei,shizhongdone,overflow:OUTSTD_LOGIC;--wancheng,yichuy,x:INSTD_LOGIC_VECTOR(nDOWNTO1);--beichengshu,chengshup:OUTSTD_LOGIC_VECTOR(mDOWNTO1));--shuchuENDENTITY

3、mult5;ARCHITECTUREbehavOFmult5ISSIGNALry:STD_LOGIC_VECTOR(nDOWNTO1);--SIGNALpp:STD_LOGIC_VECTOR(m+1DOWNTO0);------------SIGNALstate:integerRANGE0TO5;-------BEGINPROCESS(reset,clock)VARIABLEtemp:STD_LOGIC_VECTOR(n+1DOWNTO1);BEGINIFreset='0'THENry<=(others=>'

4、0');pp<=(others=>'0');state<=0;done<='0';ELSIFclock'EVENTANDclock='1'THENCASEstateISWHEN0=>ry<=y;pp<="00000"&x&'0';IFstart='1'THENstate<=1;ENDIF;WHEN5=>IFpp(1DOWNTO0)="01"THENtemp:=(pp(m+1)&pp(m+1DOWNTO6))+(ry(n)&ry);ELSIFpp(1DOWNTO0)="10"THENtemp:=(pp(m+1)

5、&pp(m+1DOWNTOn+1))+NOT(ry(n)&ry)+1;ELSEtemp:=(pp(m+1)&pp(m+1DOWNTOn+1));ENDIF;p<=temp(nDOWNTO1)&pp(nDOWNTO2);iftemp(n+1)='1'thenoverflow<='1';elseoverflow<='0';endif;done<='1';state<=0;WHENOTHERS=>IFpp(1DOWNTO0)="01"THENtemp:=(pp(m+1)&pp(m+1DOWNTOn+1))+(ry(

6、n)&ry);--01+BELSIFpp(1DOWNTO0)="10"THENtemp:=(pp(m+1)&pp(m+1DOWNTOn+1))+NOT(ry(n)&ry)+1;--10-BELSEtemp:=(pp(m+1)&pp(m+1DOWNTOn+1));ENDIF;pp<=temp&pp(nDOWNTO1);-------Cyouyistate<=state+1;ENDCASE;ENDIF;ENDPROCESS;ENDbehav;编译综合:运行结果：RTL电路：2.设计一个正数定点小数除法运算器。设被

7、除数，除数，商，余数，均为正数。start是启动信号，down是除法完成信号，overflow是“溢出”报警信号，reset是清零信号，clock是时钟信号。请给出此除法器的VHDL功能描述，并编写测试向量文件，通过分析模拟结果验证设计的正确性。原码恢复余数法或原码不恢复余数法（加减交替法）。程序代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdiviISgeneric(n:integer:=5);P

8、ORT(start,reset,clock:INSTD_LOGIC;done,overflow:OUTSTD_LOGIC;x:INSTD_LOGIC_VECTOR(n-1DOWNTO0);---------chushuy:INSTD_LOGIC_VECTOR(n+n-2DOWNTO0);--------beichushuq,r:OUTSTD_LOGIC_VECTOR(n-1DOWNTO0));---