数电组合逻辑研究报告

《数电组合逻辑研究报告》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、西安电子科技大学实验报告数字电路实验—组合逻辑研究实验（二）组合逻辑电路研究一：实验目的101熟悉VHDL语言编程仿真以及对quartus软件应用。2熟悉三八译码器，与数据选择器的原理以及用法二：实验器材：实验室数字电路实验板（含FPGA）示波器电源计算机连线若干三：实验原理本次实验主要内容是利用FPGA编程下载实现上节课对组合逻辑的研究内容，加深对数据选择器和译码器的理解与应用。基本原理是利用数据选择器和基本逻辑单元完成输入输出的函数功能。四：实验步骤：1根据要求，设计VHDL语言完成函数F=m（04581214）VHDL语言如下：entityv74151is--实体表达port(--

2、端口说明E_L:inbit;A:inbit_vector(2downto0);D:inbit_vector(0to7);Y:outbit);ENDv74151;architectureaofv74151is--结构体说明，74ls151功能说明begin10process(A,D,E_L)--进程if语句beginif(E_L='0')thencaseAiswhen"000"=>Y<=D(0);when"001"=>Y<=D(1);when"010"=>Y<=D(2);when"011"=>Y<=D(3);when"100"=>Y<=D(4);when"101"=>Y<=D(5);whe

3、n"110"=>Y<=D(6);when"111"=>Y<=D(7);endcase;endif;endprocess;enda;ENTITYhanshuIS--函数实体表达PORT(--端口说明A,B,C,E:inbit;F:outbit);10endhanshu;architectureoneofhanshuiscomponentv74151--74ls151调用声明port(E_L:inbit;--使能端，低电平有效A:inbit_vector(2downto0);D:inbit_vector(0to7);Y:outbit);endcomponent;signaltemp_node

4、:bit_vector(0to7);--定义中间信号beginU1:v74151portmap(A=>A&B&C,E_L=>'0',D=>temp_node,Y=>F);temp_node(0)<=notE;temp_node(4)<=notE;temp_node(7)<=notE;temp_node(1)<='0';temp_node(3)<='0';temp_node(5)<='0';temp_node(2)<='0';temp_node(6)<='1';--实现函数功能endone;EDA工具生成的底层电路图如图所示：10仿真波形如下：二：报警器：用译码器，显示电路来表示，装置共有

5、三个报警信号，当地一路有信号时，数码管显示1，第二路有信号是显示2，第三路有信号显示3.两路或三路都有信号时显示2:；三路都没有信号时显示0.1完成VHDL语言：entityv74138is--实体74ls13810port(--定义端口G1:inbit;--高电平使能端A:inbit_vector(2downto0);--地址输入端Y_L:outbit_vector(0to7);--译码输出端G2A_L:inbit;--低电平使能端G2B_L:inbit);--低电平有效使能端ENDv74138;architectureaofv74138is--机构体声明beginprocess(A,

6、G1,G2A_L,G2B_L)--进程beginif(G1='1'andG2A_L='0'andG2B_L='0')thencaseAiswhen"000"=>Y_L<="01111111";when"001"=>Y_L<="10111111";when"010"=>Y_L<="11011111";when"011"=>Y_L<="11101111";10when"100"=>Y_L<="11110111";when"101"=>Y_L<="11111011";when"110"=>Y_L<="11111101";when"111"=>Y_L<="11111110";endcase;el

7、seY_L<="11111111";endif;endprocess;enda;ENTITYbaojingIS--报警电路实体表述PORT(--端口声明A,B,C:inbit;B1,B2,B3,B4:outbit);endbaojing;architectureoneofbaojingiscomponentv7413810port(G1:inbit;A:inbit_vector(2downto0);Y_L:outbit_vector