《VHDL设计方法》PPT课件(I)

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1、VHDL设计方法—用VHDL语言实现可编程数字系统设计VHDL设计方法VHDL概述VHDL的设计单元VHDL的基本语法结构第一部分VHDL概述VHDL的含义VHSIC(VeryHighSpeedIntegratedCircuit)HardwareDescriptionLanguageVHDL历史1982年，诞生于美国国防部赞助的VHSIC项目1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言，即IEEE-1076（简称87版)1993年，IEEE对VHDL进行了修订，公布了新版本的VHDL，即IEEE标准的1076-1993（1164）版本1996年，IEEE-1076.

2、3成为VHDL综合标准VHDL特点与其他的硬件描述语言相比，VHDL具有更强的行为描述能力VHDL丰富的仿真语句和库函数，使得在设计的早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计相关术语HDL—用来建立硬件电路模型的程序语言行为描述模型—用输入/输出响应来描

3、述器件的模型结构描述模型—用更低层次的器件的互连来描述器件的模型寄存器传输级(RTL)—用于综合的一种行为描述模型综合(Synthesis)—将HDL转换为电路并对该电路进行一定的优化RTLSynthesis—将硬件的RTL模型转化为某种优化的特殊的门级电路来具体实现行为描述模型只描述电路的功能，而不是结构不针对专门的硬件用于综合和仿真Input1…NOutput1…NIFinput1THENFORjINhighDOWNTOlowLOOPshift(j):=shift(j);ENDLOOP;output1<=shiftAFTER5ns结构描述模型描述电路的功能和结构调用特殊的硬件用于综合

4、Input1InputnOutput1Outputn底层元件底层元件RTLSynthesisProcess(a,b,c,d,sel)begincase(sel)iswhen“00”=>mux_out<=a;when“01”=>mux_out<=b;when“10”=>mux_out<=c;when“11”=>mux_out<=d;endcase;ABCDSelMUX_Out2等效ad转换ad优化VHDL与其他HDL比较VHDL—“告诉我你想要电路做什么，我给你提供能实现这个功能的硬件电路”Verilog—和VHDL类似ABEL、AHDL—“告诉我你想要什么样的电路，我给你提供这样的电路”

5、典型的综合流程典型的仿真流程第二部分VHDL的设计单元VHDL的设计单元Entity(实体)用来说明模型的外部特征Architecture(构造体)用来定义模型的功能Configuration(配置)将实体和它的构造体联系起来Package(程序包)类似于库，使实体和结构体内的数据类型、常量、子程序等对于其他设计单元可见，包括包体单元和说明单元实体说明ENTITYISGenericDeclarationsPortDeclarationsEND;(1076-1987version)ENDENTITY;(1076-

6、1993version)实体名，可以为英文字母打头的任何字母数字以及下划线的组合实体保留字实体保留字类属说明，为实体和外部环境通信的静态信息提供通道端口说明：为实体和外部环境的动态通信提供通道实体说明结束（保留字）端口说明格式PORT（[SIGNAL]名字：[模式]子类型标志[BUS][：=静态表达式]，…）信号模式IN：流入端口OUT：流出端口INOUT：双向端口（既可流入，又可流出）BUFFER：缓冲端口（只能有一个数据源，不能同时流入又流出）实体说明举例ENTITYExampleISGeneric(constanttplh,tphl:time:=5ns；de_value:integ

7、er:=1；);Port(signalclk:inbit;flag:outbit;q:outbit_vector(3downto0));ENDENTITYExample;可以省略构造体概述构造体和原理图类似用来描述实体的内部结构和逻辑功能必须和实体（ENTITY）相联系一个实体（ENTITY）可以有多个构造体构造体的运行是并发的构造体类型包括：—行为描述—结构描述—混合描述构造体基本结构ARCHITECTURE