MS320C54x硬件结构

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1、第2章TMS320C54x硬件结构2.1TMS320C54x的特点和硬件组成框图2.2TMS320C54x的总线结构2.3TMS320C54x的存储器分配2.4中央处理单元（CPU）2.5TMS320C54x片内外设简介2.6硬件复位操作2.7TMS320VC5402引脚及说明2.1TMS320C54x的特点和硬件组成框图TMS320C54x的主要特性如下所示：CPU先进的多总线结构。40位算术逻辑运算单元（ALU）。17位×17位并行乘法器与40位专用加法器相连。比较、选择、存储单元（CSSU）。指数编码器可以在单个周期内计算4

2、0位累加器中数值的指数。双地址生成器包括8个辅助寄存器和两个辅助寄存器算术运算单元（ARAU）。返回首页存储器64K字程序存储器、64K字数据存储器以及64K字I/O空间。在C548、C549、C5402、C5410和C5420中程序存储器可以扩展。指令系统单指令重复和块指令重复操作。块存储器传送指令。32位长操作数指令。同时读入两个或3个操作数的指令。并行存储和并行加载的算术指令。条件存储指令。从中断快速返回指令。在片外围电路（如图2-1所示）软件可编程等待状态发生器。可编程分区转换逻辑电路。带有内部振荡器。外部总线关断控制，以

3、断开外部的数据总线、地址总线和控制信号。数据总线具有总线保持器特性。可编程定时器。并行主机接口（HPl）。电源可用IDLEl、IDLE2和IDLE3指令控制功耗，以工作在省电方式。可以控制关断CLKOUT输出信号。在片仿真接口具有符合IEEEll49.1标准的在片仿真接口（JTAG）。速度单周期定点指令的执行时间为25/20/15/12.5/10-ns(40MIPS/50MIPS/66MIPS/80MIPS/100MIPS)。型号电压（V）片内存储器片内外设指令周期(ns)封装形式RAM1（千字）ROM（千字）串行口定时器主机接口

4、引脚类型TMS320C5415.0528223125100TQPFTMS320LC5413.3528223120/25100TQPFTMS320C5425.0102231√25128/144TQPFTMS320LC5423.3102241√20/25100TQPFTMS320LC5433.310224120/25128TQPFTMS320LC5453.36487251√20/25128TQPFTMS320LC545A3.36487251√15/20/25100TQPFTMS320LC5463.3648725120/25100TQP

5、FTMS320LC546A3.3648725115/20/25144BGA/TQPFTMS320LC5483.3322251√15/20144TQPF/BGATMS320LC5493.33216361√12.5/15144TQPF/BGATMS320VC5493.3(内核2.5)3216361√10144TQPF/BGATMS3220VC54023.3(内核2.8)16422√10144TQPF/BGATMS3220VC54093.3(内核2.8)32431√10144TQPF/BGATMS3220VC54103.3(内核2.5)

6、64631√10144TQPF/BGATMS3220VC54203.3(内核2.8)100061√10144TQPF/BGA1.TMS320C54xDSP的主要特性2.TMS320C54x的硬件结构框图控制界面系统控制程序地址控制数据地址控制乘法器加法器算术逻辑运算桶形移位器程序/数据存储器串行口并行口定时器计数器中断I/O扩展口中央处理器比较器特殊功能寄存器存储控制界面外设控制界面PABPBCABCBDABDBEABEB它围绕8条总线由10大部分组成:2.2TMS320C54x的总线结构TMS320C54xDSP采用先进的哈佛结

7、构并具有八组总线，其独立的程序总线和数据总线允许同时读取指令和操作数，实现高度的并行操作。采用各自分开的数据总线分别用于读数据和写数据，允许CPU在同一个机器周期内进行两次读操作数和一次写操作数。独立的程序总线和数据总线允许CPU同时访问程序指令和数据。返回首页1.总线数目与作用1条程序总线(PB)：传送取自程序存储器的指令代码和立即操作数3条数据总线(CB、DB和EB)：将内部各单元连接在一起4条地址总线(PAB、CAB、DAB和EAB)：传送执行指令所需的地址返回本节图2-1TMS320C54xDSP的内部硬件组成框图12.各

8、种方式所用到的总线读/写方式地址总线程序总线数据总线PABCABDABEABPBCBDBEB程序读√√程序写√√单数据读√√双数据读√√√√长数据（32位）读√(hw)√(lw)√(hw)√(lw)单数据写√√数据读/数据写√√√√双数据读/系数读