专用集成电路设计-复习(zlw1

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1、一个有关集成电路发展趋势的著名预言。1960年，美国Intel公司创始人之一G.Moore博士预言集成电路的发展遵循指数规律。1965年，在《电子学杂志》发表第一章概论1.1.4、摩尔定律“摩尔定律”可以简述为：每18个月，同一面积芯片上可以集成的晶体管数量将翻一番，而价格下降一半。GordonE.Moore博士-1965年9/16/202111.1.3、集成电路发展的特点特征尺寸越来越小；芯片尺寸越来越大；单片上的晶体管数越来越多；时钟速度越来越快；电源电压越来越低（<1.0V）；布线层数越来越多；输入/输出(I/O)引脚越来越多。9/16/20212设计周期短、正确率高；

2、硅片面积小、特征尺寸小；可测性好；速度快；低功耗（低电压）；低成本。第一章概论1.2专用集成电路设计要求9/16/20213芯片的工作速度用芯片的最大延迟时间表示，延迟时间Tpd表示为：（1-1）式中：Tpdo——晶体管本征延迟时间；UDD——最大电源电压；Cg——扇出栅电容(负载电容)；Cw——内连线电容；Ip——晶体管峰值电流。1.2.1、关于“速度”第一章概论9/16/202141.2.2、关于“功耗”芯片的功耗与电压、电流大小有关，与器件类型、电路型式也关系密切。就MOS集成电路而言，有NMOS电路、PMOS电路和CMOS电路之分。第一章概论9/16/202151、有

3、比电路(a)、NMOS反相器这种电路称之为“有比电路”。有比电路有静态电流流过。第一章概论Ui=0，Uo=UDD；Ui=1，Uo是分压的结果。9/16/20216第一章概论(b)、CMOS反相器一管导通必有另一管截止，输出电平不分压(UOH=UDD)的电路称为“无比电路”。Ui=0，Uo=UDD；Ui=1，Uo=0。2、无比电路9/16/20217（1）、静态功耗：指电路停留在一种状态时的功耗。有比电路的静态功耗为：PdQ=ＩP×UDD(1-2)无比电路的静态功耗为：PdQ=0(1-3)第一章概论3、功耗分类9/16/20218（2）、动态功耗：动态功耗指电路在两

4、种状态(“0”和“1”)转换时对电路电容充放电所消耗的功率。无比电路的动态功耗为：Pd=f(Cg+Cw+Co)U2DD(1-4)式中：Co——晶体管输出电容；f——信号频率第一章概论工作频率越高、各种电容越大、电源电压越高，功耗越大。功耗和电源电压平方成正比，减小电压对减小功耗有重大意义。减小各种电容（减小器件尺寸、缩短连线长度）,减小功耗。9/16/20219引入“速度功耗积”来表示速度与功耗的关系。用信号周期表示速度，则速度功耗积为：电源电压和电路电容一定时，速度与功耗成正比。3、速度功耗积(1-5)9/16/202110集成芯片的成本计算公式：1.2.3、关于“

5、价格”-----成本设计成本总产量+每个大圆片加工成本成品率×每个大圆片芯片数降低成本，必须采取以下措施：批量要大，总产量大，则第一项就可忽略，成本降低；提高成品率；提高每个大圆片上的芯片数，要尽量缩小芯片尺寸(面积)。第一章概论9/16/202111优化逻辑设计；优化电路设计；优化器件设计；优化版图设计。成本与芯片面积几乎是2～3次方的比例关系，要减小芯片面积，需要：第一章概论图1-4大圆片上的芯片9/16/2021121.3集成电路的分类电路的功能（数字、模拟、数模混合）规模（集成度）结构形式和材料（单片、膜）有源器件及工艺类型（双极、MOS、BiMOS）生产目的和实现方

6、法9/16/202113按生产目的分按实现方法分通用集成电路(如CPU、存储器等)专用集成电路(ASIC)全定制方法半定制方法可编程逻辑器件半定制集成电路门阵列标准单元有通道门阵列无通道门阵列（门海）积木块9/16/202114(1)栅极电容：与该逻辑门输出端相连各管的输入电容。(2)扩散区电容：与该逻辑门输出端相连的漏区电容。(3)布线电容：该逻辑门输出端连到其它各门的连线形成的电容。一个接有负载的MOS逻辑门输出端的总的负载电容包括三部分：2.4.2MOS电容9/16/202115MOS器件中完整的寄生电容如下图：(a)寄生电容示意图；(b)寄生电容电路符号示意图栅极电容

7、由三部分组成：CG=CGS+CGD+CGB9/16/2021163.1.3MOS管常用符号图3-4MOS管常用符号9/16/202117图3-5给出增强型NMOS管和PMOS管工作在恒流区的转移特性，其中UTHN(UTHP)为开启电压，即阈值电压。PMOS的导通现象类似于NMOS，但其所有的极性都是相反的。栅源电压足够“负”，在氧化层和N衬底表面就会形成一个由空穴组成的反型层。图3-5MOS管的转移特性3.2.1MOS管的转移特性9/16/2021183.2.2MOS管的输出特性漏极电压UDS对漏极电流