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1、论文题目:基于FPGA的除法器设计与实现大连东软信息学院本科毕业设计(论文)系所:电子工程系专业:电子信息工程(集成电路设计与系统方向)学生姓名:学生学号:指导教师:导师职称:副教授完成日期:2014年4月28日大连东软信息学院DalianNeusoftUniversityofInformation大连东软信息学院毕业设计(论文)摘要基于FPGA的除法器设计与实现摘要除法器是最复杂的算术运算部件,除法器也是处理器CPU的基本组成模块之一。在对数据进行处理的时候,都需要除法模块的参与。除法器作为最耗资源的
2、集成电路部件,它的性能、运算速度、功耗等都会影响整个处理器的性能,尤其是在数字信号的处理过程中。本项目运用数字电路,高级数字系统设计与验证,计算机组成原理等课程所学的知识,利用Verilog语言,以加减交替算法和二进制数转换成BCD码为核心,设计了能在FPGA开发板子上用七段数码管显示出结果的除法器。本文首先介绍了FPGA、FPGA芯片、数码管的动态显示、数码管的静态显示;然后介绍了Verilog硬件描述语言的发展史、Verilog硬件描述语言的优点,同时重点介绍了二进制转换成十进制和除法器算法,以及除
3、法器的工作原理;接下来,对除法器的结构设计、各个系统模块的功能、以及系统模块的端口进行了详尽的叙述,这也是本文最重要的部分;最后对全文进行了总结。本文思路清晰,介绍全面,重点突出,系统设计十分简洁、高效,并且可移植性强。关键词:FPGA,除法器,加减交替法,二进制转换成十进制IV大连东软信息学院毕业设计(论文)AbstractTheDesignandImplementationofDividerUnitBasedonFPGAAbstractThedivideristhemostcomplexarithm
4、eticpart,ThedividerisalsooneofthebasiccomponentsoftheCPUprocessormodule.Whenthedataprocessed,thedividerneedtotakepartintheprocess.Thedivideristhemostpowerconsumptionpart,itscapability,computingspeed,powerconsumptionalleffectCPU’scapability,particularlypr
5、ocessingdigitalsignal.TheprojectusestheknowledgeofDigitalcircuits,AdvancedDigitalSystemsDesignandVerificationandPrinciplesofComputerOrganization,usingVeriloglanguage,plusandminusalternatealgorithms,binarynumberconvertedintoBCDcodearethecore,theresultscan
6、beshowondigitRon.Inthefirstplace,thearticleintroducesFPGA,FPGAChip,theDigitalTube’sstaticdisplay,theDigitalTube’sdynamicdisplay;inthesecondplace,thearticleintroducesVerilogHardwareDescriptionLanguagePhylogeny,VerilogHardwareDescriptionLanguage’sadvantage
7、,thearticlefocusonbinarynumberconvertedintoBCDcodeanddivider’work;thenthearticlefullintroducesthestructuredesignofthedivider,eachofmodulesfunctionandmoduleports,itisimportantpartsinthearticle;atlastthereisthesummarypartinthearticle.Thearticlehasclearthin
8、king,introducingfully,highlighting,Thedesignisverysimple,efficientandgoodportability.Keywords:FPGA,Divider,PlusAndMinusAlternateAlgorithms,BinaryNumberConvertedIntoBCDCodeIV大连东软信息学院毕业设计(论文)目录目录摘要I第1章 绪论11.1课题研究的背景与意义11.2课题