基于fpga的乘法器设计

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1、信息科学与技术学院电子EDA技术课程设计课程题目：基于FPGA的乘法器设计14目录中文摘要………………………………………………………………2外文摘要…………………………………………………………………………21．绪论…………………………………………………………………………31.1概述………………………………………………………………31.2VHDL简介………………………………………………………………………31.3实验平台…………………………………………………………52．乘法器初步设计…………………………………………………………………6

2、2.1设计思想………………………………………………………………62.2乘法器原理…………………………………………………………………62.3乘法器设计流程……………………………………………………………73.乘法器具体设计…………………………………………………………………93.1右移寄存器的设计……………………………………………………………93.2加法器模块的设计…………………………………………………………93.3乘1模块设计………………………………………………………………103.4锁存器模块设计…………………………………………………

3、…………114.乘法器仿真…………………………………………………………………134.18位加法器仿真…………………………………………………………134.2乘1模块仿真………………………………………………………134.3锁存器模块仿真…………………………………………………………144.48位乘法器仿真……………………………………………………………144.5总仿真图…………………………………………………………………15参考文献…………………………………………………………………………1614摘要在微处理器芯片中，乘法器是进行数字信号处理

4、的核心，同时也是微处理器中进行数据处理的关键部件，它已经是现代计算机必不可少的一部分。本文主要是在于如何运用标准硬件描述语言（VHDL）完成十六位乘法器，以及如何做二进制位相乘的运算过程。该乘法器是由十六位加法器构成的以时序方式设计十六位乘法器，通过逐项移位相加来实现乘法功能，并以Quartus_II9.1软件工具进行模拟，仿真并予以显示。关键字：乘法器；标准硬件描述语言（VHDL）；移位相加；Quartus_II9.1AbstractInthemicroprocessorchip,themultiplierisadigitals

5、ignalprocessingcoremicroprocessorisalsoakeycomponentofdataprocessing,itisalreadyanessentialpartofthemoderncomputer.Thisarticleisonhowtousestandardhardwaredescriptionlanguage(VHDL)tocompleteeightmultipliers,aswellashowtomaketheprocessofabinarybitmultiplicationoperation

6、.Themultiplieriscomposedofeightaddertotimingapproachindesigningeightmultiplier,achievedbyaddingthemultiplication-by-shiftfunction,andinQuartus_II9.1softwaretoolsforsimulation,emulationandbedisplayed.Keywords:multiplier;standardhardwaredescriptionlanguage(VHDL);shiftsu

7、m;Quartus_II9.1141．绪论1.1概述本课题的设计来源是基于标准硬件描述语言（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage,VHDL）及Quartus_II9.1软件开发工具的进行模拟仿真的16位乘法器，用于实现32位移位相加乘法器的乘法运算功能。本课题的研究现状：乘法器是定点处理器的主要组成部分，其速度是影响CPU速度的关键因素。乘法器也是数字信号处理（DSP)、系统级芯片（SOC)的关键部件。在最新的处理器中乘法器除了直接作为运算部件外，还用于

8、加速地址转换、数组寻址和其他整数操作。随着科研生产地运算速度要求的提高，对乘法器性能的要求也在不断地提升。BOOTH算法、WALLACE树、CLA等技术的出现也使得乘法器设计的技术日益成熟。而不同的应用背景又要求在不同的算法和实现之间进行选择，权衡