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1、何宾2008.10EDA原理及应用第4章在复杂数字系统中，其结构总可以用若干基本逻辑单元的组合进行描述。基本逻辑单元一般分为组合逻辑电路和时序电路两大类。在此基础上，可以更进一步进行组合。本章所介绍的存储器、运算单元和有限自动状态机就是由基本逻辑单元组合而成的。本章首先介绍基本的组合逻辑电路和时序电路设计，然后介绍在数字系统设计中普遍使用的存储器电路、运算单元和有限自动状态机。数字逻辑单元设计-本章概要第四章●数字逻辑单元设计对基本逻辑门的操作主要有：与、与非、或、或非、异或、异或非和非操作。通过使用VHDL语言中描
2、述基本逻辑门电路操作的关键字：and（与），nand（与非），or（或），nor（或非），xor（异或），xnor（异或非），not（非）来实现对基本逻辑门的操作。一堆复杂的逻辑门操作总可以化简为集中基本逻辑门操作的组合。基本逻辑门电路设计第四章●数字逻辑单元设计基本逻辑门电路设计【例4-1】基本门电路的设计Libraryieee;Useieee.std_logic_1164.all;EntitygateisPort(a,b,c:instd_logic;d:outstd_logic);endgate;architec
3、turertlofgateisbegind<=((nota)andb)orc;endrtl;第四章●数字逻辑单元设计在数字系统中，常常会将某一信息用特定的代码进行描述，这称为编码过程。编码过程可以通过编码器电路实现。同时，将某一特定的代码翻译成原始的信息，这称为译码过程。译码过程可以通过译码器电路实现。编码器和译码器设计第四章●数字逻辑单元设计将某一信息用一组按一定规律排列的二进制代码描述称为编码。典型的有8421码、BCD码等。在使用VHDL语言设计编码器时，通过使用CASE和IF语句实现对编码器的描述。编码器设计
4、第四章●数字逻辑单元设计编码器设计【例4-2】8/3线编码器的VHDL描述libraryieee;useieee.std_logic_1164.all;entitypriority_encoder_1isport(sel:instd_logic_vector(7downto0);code:outstd_logic_vector(2downto0));endpriority_encoder_1;architecturearchiofpriority_encoder_1isbegincode<="000"whensel(
5、0)='1'else"001"whensel(1)='1'else"010"whensel(2)='1'else"011"whensel(3)='1'else"100"whensel(4)='1'else"101"whensel(5)='1'else"110"whensel(6)='1'else"111"whensel(7)='1'else"ZZZ";endarchi;第四章●数字逻辑单元设计译码的过程实际上就是编码过程的逆过程,即将一组按一定规律排列的二进制数还原为原始的信息。下面以最常用的3：8译码器为例，给出其
6、VHDL语言描述。译码器设计第四章●数字逻辑单元设计译码器设计第四章数字逻辑单元设计-译码器设计【例4-4】十六进制数的共阳极7段数码显示VHDL描述libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydecoderisport(hex:instd_logic_vector(3downto0);led:outstd_logic_vector(6downto0));enddecoder;architecturertlof
7、decoderisbeginwithhexselectLED<="1111001"when"0001",--1"0100100"when"0010",--2"0110000"when"0011",--3"0011001"when"0100",--4"0010010"when"0101",--5"0000010"when"0110",--6"1111000"when"0111",--7"0000000"when"1000",--8"0010000"when"1001",--9"0001000"when"1010",--
8、A"0000011"when"1011",--b"1000110"when"1100",--C"0100001"when"1101",--d"0000110"when"1110",--E"0001110"when"1111",--F"1000000"whenothers;--0endrtl;第四章●数字逻辑单元设计CASE和IF语句描述数据缓冲
