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《中南大学EDA VerilogHDL试题(附答案)》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、一、填空题（10分,每小题1分）1.用EDA技术进行电子系统设计的目标是最终完成的设计与实现。2.可编程器件分为和。3.随着EDA技术的不断完善与成熟，的设计方法更多的被应用于VerilogHDL设计当中。4.目前国际上较大的PLD器件制造公司有和公司。5.完整的条件语句将产生电路，不完整的条件语句将产生电路。6.阻塞性赋值符号为，非阻塞性赋值符号为。二、选择题(10分，每小题2分)1.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是。A．FPGA全称为复杂可编程逻辑器件；B．FPGA是基于乘积项结构的可编程逻辑器件；C．基于SRAM的
2、FPGA器件，在每次上电后必须进行一次配置；D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。2.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→综合→_____→→适配→编程下载→硬件测试。正确的是。①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚A．③①B．①⑤C．④⑤D．④②3.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化。①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A．①③⑤B．②③④C．②⑤⑥D．①④⑥4.下列标识符中，________
3、__是不合法的标识符。A．9moonB．State0C．Not_Ack_0D．signall5.下列语句中，不属于并行语句的是：_______A．过程语句B．assign语句C．元件例化语句D．case语句三、EDA名词解释（10分）写出下列缩写的中文含义：ASIC：RTL：FPGA：SOPC：CPLD：LPM：EDA：IEEE：IP：ISP：四、简答题（10分）1、简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4分）。答：非阻塞（non-blocking)赋值方式(b<=a)：b的值被赋成新值a的操作,并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值
4、；硬件有对应的电路。阻塞（blocking)赋值方式(b=a)：b的值立刻被赋成新值a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。2、简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？FSM的三段式描述风格中，三段分别描述什么？（本题6分）答：Mearly型，Moore型；前者与输入与当前状态有关，而后者只和当前状态有关；Binary，Gray，One-Hot编码；分别为状态保存，状态切换，输出；五、程序注解（20分,每空1分）moduleAAA(a,b);定义模块名为AAA，端口为a，boutputa;定义a为输出
5、端口input[6:0]b;定义b为输出端口，b为7位二进制数reg[2:0]sum;sum为reg型变量，用于统计赞成的人数integeri;定义整型变量i为循环控制变量rega;定义a为寄存器变量always@(b)过程语句，敏感变量为bbegin语句块sum=0;sum初值为0for(i=0;i<=6;i=i+1)for语句，统计b为1的个数if(b[i])条件语句sum=sum+1;只要有人投赞成票，则sum加1if(sum[2])a=1;若超过4人赞成，则表决通过elsea=0;若不到4人，则不通过endendmodule本程序的逻辑功能是：7人投票表决器。四、Veri
6、logHDL语言编程题（1、2小题10分，3小题20分）要求：写清分析设计步骤和注释。1.1.试用VerilogHDL描述一个带进位输入、输出的8位全加器。2.端口：A、B为加数，CIN为进位输入，S为和，COUT为进位输出3.moduleadd4v(a,b,ci,s,co);4.input[3:0]a;5.input[3:0]b;6.inputci;7.output[3:0]s;8.outputco;9.10.wire[3:0]carry;11.12.functionfa_s(inputa,inputb,inputci);13.fa_s=a^b^ci;14.endfunctio
7、n15.16.functionfa_c(inputa,inputb,inputci);17.fa_c=a&b
8、a&ci
9、b&ci;18.endfunction19.20.assigns[0]=fa_s(a[0],b[0],ci);21.assigncarry[0]=fa_c(a[0],b[0],ci);22.23.assigns[1]=fa_s(a[1],b[1],carry[0]);24.assigncarry[1]=fa_c(a[1],b[1],carry[0]);25.26
