大规模集成电路试卷(A)2008

《大规模集成电路试卷(A)2008》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、武汉大学计算机学院本科2007~2008学年第二学期考试试卷（A卷） 课程名称：大规模集成电路（限120分钟）专业：计算机本科姓名：学号：考分：说明：⒈答题书写在专用答题纸上，其他任何答题无效。⒉学号、姓名等项填写不规范，不准确，一律视为废卷，不计成绩。一填空题（每空1分，共30分）1．SOC是指。2．LUT是指，一个4输入的LUT需要bit存储空间。3．MAX7000中个宏单元组成一个LAB。4．FLEX10K由，，和四部分组成。5．在可编程电路的逻辑表示中表示，表示，表示。6．综合器的综合步骤自顶层向

2、低层依次为：综合，综合，综合和综合。7．时序仿真是指。功能仿真是指。8．IP模块设计应易于。9．任何组合电路可以用实现，任何时序电路可以用实现。10．一般有限状态机包含，，和四部分。11．电路设计中面积优化有，，等方法，速度优化有，，等方法。二问答题（每题5分，共10分）1．信号和变量的主要区别是什么？2．什么是固有延时？什么是传输延时？三根据要求完成各小题（共16分）1.在横线处补齐相应语句，使下面语句构成完整程序。（本题10分，每空1分）（1）USEIEEE.STD_LOGIC_1164.ALL;EN

3、TITYMUX21AISPORT(A,B：INSTD_LOGIC;S：INSTD_LOGIC;Y：OUTSTD_LOGIC);（2）ARCHITECTUREART1OFMUX21AISBEGINPROCESS（A,B,S）BEGINIFS=’1’THENY<=A;（3）Y<=B;（4）（5）（6）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUXKISPORT(A1,A2,A3,S0,S1:INSTD_LOGIC;OUTY:OUTSTD_LOGIC);ENDE

4、NTITYMUXK;ARCHITECTUREART2OFMUXKISCOMPONENTMUX21A（7）ENDCOMPONENT;（8）TMP:STD_LOGIC;BEGINPROCESS（A1，A2，A3，S0，S1）BEGINU1:MUX21A（9）U2:MUX21A（10）ENDPROCESS；ENDARCHITECTUREART2;第页共4页第页共4页第三题第1小题图2．下图是FLEX10K的结构框图,请分别写出（1）--（8）所对应结构名称。（本题6分，每（1）+（2）1分，（3）+（4）1分，

5、其他空各1分）第三题第2小题图四．用VHDL语言设计一个带有异步复位和并行置位的左移一位寄存器。（本题14分）五用VHDL语言实现一个3—8译码器。（本题14分）六用VHDL语言设计一个十进制数中六十进制加法计数器。（本题16分）命题教师签名：审核人签名：年月日第页共4页第页共4页第页共4页第页共4页