大规模集成电路试卷(2005)a答案

大规模集成电路试卷(2005)a答案

ID:16151811

大小:44.50 KB

页数:4页

时间:2018-08-08

大规模集成电路试卷(2005)a答案_第1页
大规模集成电路试卷(2005)a答案_第2页
大规模集成电路试卷(2005)a答案_第3页
大规模集成电路试卷(2005)a答案_第4页
资源描述:

《大规模集成电路试卷(2005)a答案》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、武汉大学计算机学院本科2006~2007学年第二学期考试试卷(A卷答案) 课程名称:大规模集成电路(限120分钟)一填空题1、variabletimer:integerrange0to255;2、TDI、TDO、TMS、TCK、TRST3、用户用户约束文件(UCF文件)4信号5、a(7)6、资源共享、逻辑优化和串行优化7、对一个设计实体定义为一个元件;此元件与当前设计实体的连接说明8、大9、 与、或、非基本门电路;组合电路、触发器。10、boolean;bit、boolean、std_logic。二简答题1可编程芯片的可编程体现在哪几个方面?1可编

2、程芯片的可编程体现在哪几个方面?要点:(1)内部组合逻辑单元可编程;(2)内部连线可编程;(3)IO单元可编程;(4)全局时钟、全局复位信号等。2谈一谈你对IP核的认识。要点:(1)IP核具有自主知识产权;(2)以硬件描述语言描述;(3)实现特定功能;(4)可以集成与其他的用硬件描述语言描述的系统。3逻辑单元LE包括哪几个部分?要点:(1)1个4输入的LUT;(2)1个带有同步使能的可编程触发器;(3)1个进位链;(4)1个级连链。4什么是固有延时?什么是传输延时?要点:固有延时也称为惯性延时,是任何电子器件都存在的一种延时特性,固有延时的主要物理

3、机制是分布电容效应,分布电容具有吸收脉冲能量的效应。5利用LUT如何实现一个四输入函数。要点:LUT是lookuptable(查找表)的缩写,它是用逻辑芯片内部的SRAM来构成逻辑函数发生器,SRAM内存储真值表,真值表是函数所有取值的集合,一个N输入LUT可以实现N个输入变量的任何逻辑功能。四输入函数的LUT实现过程图(略)6寄存器配平为什么能够提高电路的运行速度?要点:一个设计项中,如果包含逻辑块的延时差别过大,其总体工作频率取决于延时最大的模块,从而导致设计的整体性能受到限制。可以将大的延时部分(T1)划分一部分到小延时部分(T2),原系统的

4、速度由T1决定,减小T1可以提高电路的运行速度。三利用流水线技术对下面程序进行优化。参考程序:libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;useIEEE.std_logic_unsigned.all;entitydmul1isPort(a0,a1,a2,a3:instd_logic_vector(7downto0);result:outstd_logic_vector(width-1downto0);enddmul1;architectureBehavofdm

5、ul1isconstantwidth:=32;signaltmp1:std_logic_vector(15downto0);signaltmp2:std_logic_vector(23downto0);signaltmp3:std_logic_vector(31downto0);beginprocess(a0,a1,a2,a3)tmp1<=a0*a1*a2*a3;tmp2<=tmp1*a2;tmp3<=tmp2*a3;result<=tmp3;endprocess;endBehav;四程序设计1、设计一个64位宽度的双向总线驱动电路。参考程序:li

6、braryIEEE;useIEEE.STD_LOGIC_1164.all;entitybidirisPort(dir,en:instd_logic;a,b:inoutstd_logic_vegtor(width-1downto0));endbidir;architectureart1ofbidirisSignalaout,bout:std_logic_vegtor(width-1downto0);Constantwidth:=64;BeginProcess(a,dir,en)BeginIf((en=‘1’)and(dir=‘1’))thenbout

7、<=a;Elsebout<=“zzzzzzzz”;Endif;B<=bout;Endprocess;Process(b,dir,en)BeginIf((en=‘1’)and(dir=‘0’))thenaout<=b;Elseaout<=“zzzzzzzz”;Endif;a<=aout;Endprocess;endart1;2设计一个带异步复位和可预置初值的10进制加1计数器。参考程序:libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGI

8、C_UNSIGNED.ALL;entitycounterisPort(a:instd_logic_vector(3down

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。