逻辑&综合要注意的几点问题

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1、逻辑综合要注意的几点问题使用DesignCompiler做电路综合的过程：图4－17给出了做电路综合所需要的一些设置、命令以及综合的全过程。DevelopHDLfilesSpecifylibrarySetdesignconstraintDesignRuleConstraintsSet_max_transitionSet_max_capacitanceSet_max_fanoutDesignobjectDesignOpt.ConstraintsTarget_librarycreate_clockLink_libraryset_don’t_touch_net

2、workReaddesignandlinkSymbol_libraryset_clock_uncertaintySynthetic_libraryset_input_delaySet_output_delaySet_max_areaSelectdesignstrategyRead_fileanalyzetop_downelaboratebottom_upOptimizethedesignlinkDefinedesignenvironmentCompileset_operating_conditionsAnalyzeandresolvedesignprob

3、lemsset_wire_load_modelset_wire_load_modeset_driveset_driving_cellcheck_designset_loadreport_areaset_fanout_loadreport_constraintset_min_libraryreport_timingSavethedesigndatabase图4－17综合的全过程以及各个步骤所使用的命令综合一个设计。我们可以采用bottom-up，也可以采用top-down。top-down综合方法：1.读进所有的设计，2.解决多实例问题3.应用顶层约束4.

4、编译5.查看结果6.保存设计top-down综合方法的优点是模块之间的依赖关系被自动维护。人花在工具运行的时间比较少。bottom-up综合方法：1.单独约束和编译每一个子模块，2.确定所有的子模块都符合了它们的初始约束，3.读进完整的设计，并应用顶层约束，4.检查约束报告，如果都通过了，那你就完成了。bottom-up综合方法的优点是大型的设计通过”divideandconquer”方法编译了，不受有效内存的限制。缺点是需要人们反复的干预直到块与块之间的接口稳定下来。需要仔细的修改控制。约束脚本的编写(constraints.scr)(这里假设所有的输

5、出都已锁存，故不需要设置inputdelay和outputdelay)：1.Resetthedesign2.Createaclockobject3.Setinputdelaysonallinputportsexcepttheclockport(若无Assume则＋setoutputdelaysonalloutputports)4.Settheoperatingcondition5.Setthewireloadmodel6.Definethecelldrivingallinputportsexcepttheclockport7.Definethemaxim

6、umcapacitanceallowedontheinputports8.Definethepincapacitiveloadonalloutputports总的综合脚本的编写(runit.scr)(假设设计明和文件名相同)：1.Readalistofdesignsintodc_shell2.Foreachdesign,setthecurrent_designvariable3.Foreachdesign,link4.Foreachdesign,applytheconstraints.scrscriptfile5.Foreachdesign,compil

7、e6.Foreachdesign,generateandsavetheresultsfromaconstraintreporttothereportsdirectory,usingameaningfulname7.Foreachdesign,savethemappeddesignunderthemappeddirectoryunderameaningfulname8.Quitdc_shell综合采取自底向上的策略，先局部后整体。首先将当前工作层次设置为系统芯片的某个子模块，然后对该子模块添加各项具体约束，接着完成子模块的综合。依次对各子模块重复上述综合流

8、程，当各个模块都顺利通过了初次综合后，通过set_dont_touch_netw