应用于三维封装中的硅通孔技术

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1、第12卷，第卷第99期期电　子　与　封　装电　子　与　封　装总第113期Vol.12，No.9ELECTRONICS&PACKAGING2012年9月应用于三维封装中的硅通孔技术邓小军1，曹正州2（1.无锡创立达科技有限公司，江苏无锡214142；2.中国电子科技集团公司第58研究所，江苏无锡214035）摘　要：随着集成电路日新月异的发展，当半导体器件工艺进展到纳米级别后，传统的二维领域封装已渐渐不能满足电路高性能、低功耗与高可靠性的要求。为解决这一问题，三维封装成为了未来封装发展的主流。文章简要介绍了三维封装的工艺流程，并重点介绍了硅通孔技术的现阶段在CSP领域的

2、应用，以及其未来的发展方向。关键词：三维封装；硅通孔；CSP中图分类号：TN305.94文献标识码：A文章编号：1681-1070（2012）09-0018-06TheThroughSiliconViaTechnologyUsingin3DPackagingDENGXiao-jun1,CAOZheng-zhou2（1.WuxiTreasureStarTechnologyCo.,LTD.,Wuxi214142,China;2.ChinaElectronicsTechnologyGroupCorporationNo.58ResearchInstitute,Wuxi2140

3、35,China）Abstract:Withthedevelopmentofnowdayintegratedcircuit,thetraditional2Dpackagingcannotsatisfytherequirementofhighfunction,lowpowerandhighreliabilitywhenthesemiconductordevicedevelopsintonanolevel.Tosolvetheproblem,3Dpackagingbecomesthemainstreamoffuturepackage.Inthispaper,authors

4、introducetheprocessflowof3Dpackageandemphasizethethroughsiliconvia（TSV）technologyusinginCSPareaandthefurtherdevelopment’sdirection.Keywords:3Dpackaging;TSV;CSP的性能这两种要求就会产生冲突。尤其是在高集成1引言度条件下，单个芯片内各个系统的互连引线过长和过多，其阻容延迟和寄生电容会使器件工作速度降在过去的三十年间，半导体技术已经在二维领低。另外，其所引发的信号传输延迟、信号带宽不域得到了广泛的应用。一个关键原因就

5、是金属氧化足和控制时序的不一致性，会制约当前通信技术和物半导体（MOS）器件数量的快速增长趋势是可以大型计算机技术的发展。还有，互连引线过长引起根据摩尔定律预测的[1]。但是近年来实际的器件增的噪声问题也不容忽视，而各种噪声均与信号在互长趋势已经和理想模型的预测有所差别了。因为随连引线中的传输距离密切相关。要满足上述性能要着芯片功能的增强，芯片内集成的晶体管数目越来求，必须突破当前二维器件技术水平的制约。越多，体积也越来越大，功耗也越来越高，kT/q比大规模集成电路的结构是其中一种解决方案。无法继续在现有技术层面缩小，因此在不提高泄漏随着电路集成度越来越高，信号的延迟

6、主要取决于上限的基础上降低MOS器件的阈值电压就变得十分引线长度和引脚电容。三维大规模集成电路是一种困难。而阈值电压无法降低，降低功耗和提高器件能提升性能同时不需要增加功耗的解决途径。带来收稿日期：2012-03-26-18-第12卷第9期邓小军，曹正州：应用于三维封装中的硅通孔技术这种优势的关键在于三维大规模集成电路是在叠层性能可以得到一定的提升，这种技术的主要优势还芯片中实现信息传递和供应电能。是在于无需重新制作大规模集成芯片的布线层来改有很多种方式能实现芯片间的互连，传统的三善成型因素，相对简易。另一种是应用于先进三维维器件互连技术，采用引线键合或者倒装芯片技术

7、封装（图中下半部分）。为了提升三维大规模集成将硅圆片或裸片集成在一起[2~17]。引线键合是利用多电路的性能，堆叠的芯片需要直接通过硅通孔和微晶硅或者金属引线实现芯片到衬底或引线框架之间凸点进行相互连接。因此，为了避免带来芯片区域的互连。倒装芯片是利用共晶焊料、导电聚合物和的失效影响，通常其节距限制在小于5μm内。除制微焊球（金属凸点）实现芯片互连。这两种技术的造技术以外，其他环节，例如三维计算机辅助设计缺点是不易进行更多裸片和异构芯片的集成。（3D－CAD）、测试、散热、可靠性、供应链等方近年来发展迅速的硅通孔技术的互连，是在硅面的问题都有待解决。