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时间:2019-05-24
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1、嵌入式高速数据采集处理模块的设计实现夏沈杰周晓般倪明柴小丽(华东计算技术研究所,上海200233)摘要:本文主要提出了DSP+FPGA的架构实现嵌入式高速数据采集的思想,以提高来集系统的整体性能。并且将抽取、内插、FFT和多种滤波处理按照特性在DSP与FPGA上进行了相应的优化设计及实现,从而大大提高了处理性能,而且FFT和滤波可并行处理,进一步提高了系统运行速度和效率。该系统还可以通过对FPGA内下载不同的内容及改变DSP程序来实现在最小改动前提下对系统进行功能扩展、改变及升级,从这个方面讲,这个系统具有一定的灵活性、先进性和前瞻性。关键词:高速数据
2、采集抽取内擂DSPFPGAFIRFFT满足需要。随着DSP与FPGA性能的进一步发展以1引言及开发手段的不断丰富,DSP+FPGA的方案正在数据采集技术是信息科学的一个重要分支,是逐渐被业界所重视。以传感器、信号测量与处理、计算机等技术为基础综上所述,本文提出使用DSP+FPGA架构来而形成的一门综合应用技术,它具有很强的实用设计嵌人式高速数据采集处理系统,包括实时数据性,主要应用在仪器、通讯、雷达、遥感测量、地处理、信号处理、高速存储及快速校准,并用质、医药器械等各个领域。Simulink进行建模仿真,最终将其实现。近年来,各种应用都在向数据采集技术
3、提出更2高速数据采集处理模块的结构及功能高的要求,如速度、分辨力、精度、功能、接口能力、软件设计以及抗恶劣环境能力,传统采用高速数据采集系统的组成框图如下图所示:CPU+RAM+ADC方式的数据采集技术已经无法._________________________j图I高速数据采集系统组成框图作者简介:夏沈杰(1980一),男,硕士,研究方向为嵌人式计算机和接口技术;周晓霞,工程师;倪明,研究员;柴小丽,高工。其中虚框内本文所要实现的数据采集处理模内插、数值平滑、FFT,而需要能被灵活配置的多块。由于高速数据采集系统数据流速度快、运算量种滤波器只能由DS
4、P来完成。大、功能复杂及具有实时切换、调节能力,其可重实时的数据存储的速率要求与实时数字处理完构性要求使得它越来越倾向于灵活性强的DSP和后的数据速率有关,对很高速的数据流,存储速度FPGAo要求很高,在连续采样的情况下可以考虑用高速数据采集处理模块需要完成的功能有:1.是RAM来满足存储要求,现在很多FPGA都带有内实时数据处理,包括抽取、峰值检测、根据校准结部RAM,在存储深度要求不是很高的情况下可以果进行数值调整等;2.是信号处理,包括内插、考虑使用FPGA内部RAM实现。对于在需要很大数值平滑、FFT、各种滤波等;3.是高速存储,根存储深度的工
5、作状态下则需要使用外部容量较大的据用户要求将对应的高速数据流进行选择存储;4快速RAM如SBSRAM等来实现存储。由于实时数是快速校准,定时产生校准信号对模拟前端进行快据存储的数据来源是在FPGA中实现的实时算法的速多点校准。输出,所以需要由FPGA设计与这些RAM的接口。而对于信号处理用的RAM,则需要根据产生数据3基于DSP+FPGA的高速数据采集处理的信号处理在DSP或者是FPGA中实现来确定,如模块设计果是DSP实现则直接挂在DSP外部存储总线上,根据DSP与FPGA的特性,就上述4种功能在否则就挂在FPGA的RAM控制器上。不过由于本DSP与
6、FPGA中进行如下分配:文采用的DSP+FPGA架构是以DSP为主,所以直高速数字采集处理模块的实时数据处理部分的接由DSP协调控制使用DSP外接RAM,FPGA内特点是:整个数据流的速度非常高,很难直接用采部及外接RAM空间。而对用户设置的存储要求如样频率对数据流进行处理。解决方法有2种,1是数据同步帧等的检测由于其实时性高,由FPGA完采用能承受这么高处理速度的器件,2是先将高速‘成。数据流进行降频处理,从而降低对处理器件的要快速校准需要每经过一段时间通过输出数据给求,但是处理位宽将成倍提高,而且实时处理算法DA产生一个已知标准信号,将其通过模拟前
7、端经也需要相应改变。第1种处理方法对器件要求非常ADC数字化与标准的信号进行多点对比,然后产高,实际上这样的器件很难找,而且价格相当贵,生一个校准曲线,最后交给实时数据处理部分进行没有实用价值,所以本文采用第2种方法,即将数值调整,它是一个不断重复而且独立的模块,所ADC产生的高速数据流分频分相处理从而降低对以选择并行度高的FPGA将其实现。后续操作的工作频率要求,由于位宽会随着分频倍4算法设计数相应变的很高,所以分频数不能很大。这样的接人方案可以在FPGA中使用锁相环(PLL)加分相根据FPGA和DSP的特点不同,对各部分算法锁存电路来实现。数字接人
8、后需要根据用户需要进进行相应优化设计,下面介绍一下对FIR、数值平行相应的实时数字处理,比如抽
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