百万门系统级芯片的后端设计

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1、第第1100卷卷第，第5期5期电子与封装总第85期Vol.10，No.5ELECTRONICS&PACKAGING2010年5月电路设计百万门系统级芯片的后端设计张　玲，罗　静（中国电子科技集团公司第58研究所，江苏无锡214035）摘　要：采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战，如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂，使百万门级芯片版图设计师需深入物理设计，选用有效EDA工具，结合电路特点开发有针对

2、性的后端设计流程。文章介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18μm工艺SoC芯片后端设计的过程，分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应，介绍了如何预防串扰问题以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。关键词：时钟树；串扰；时序分析；时序优化中图分类号：TN402文献标识码：A文章编号：1681-1070（2010）05-0025-05ABack-

3、endDesignProcessforSoCZHANGLing,LUOJing（ChinaElectronicsTechnologyGroupCorporationNo.58ResearchInstitute,Wuxi214035,China）Abstract:Using0.18μmandbelowtechnologiesathigh-performanceVLSIchipsisfacingmanychallenges.Suchasinterconnectlineeffectbyfeaturesiz

4、eshrink,theimpactoftimingfromthesignalintegrity,andthetimingcomplicatedbecausetheinterdependenceofmanydesignvariable.Sodesignershavetobedeeplyinvolvedinphysicaldesign,useeffectiveEDAtools,andhavetodeveloptheback-enddesignflow.Thispaperintroducestheback

5、-endphysicaldesignprocessofaSoCbasedonatoolnamedAstroofSynopsys,andthelayoutisdisplayedandtapedoutinSMIC0.18μmCMOSprocess.Thisdesignisdividedintodatapreparation,floorplan,cellplacement,clocktreesynthesis,routingandsoon.Consideringtheinterconnecteffecto

6、fthedeepsub-micronprocess,thispaperdescribeshowtopreventcrosstalk,andhowtoensurethechiptimingtomeetthedesignrequirementthroughthewholeback-enddesign.Keywords:clock-tree;crosstalk;time-analysis;time-optimization为当今IC的发展方向。如何缩短SoC芯片的设计周期，同时解决芯片特征尺寸缩小、芯片规

7、模达几1引言百万甚至上千万、时钟频率提高以及电压降等因素集成电路后端设计过程是从RTL综合到GDSⅡ使SoC芯片物理设计复杂度越来越高的问题，已成数据的实现过程，一个好的芯片版图设计为集成电为版图设计师需面临的主要设计挑战。用自动布局路物理设计和实施奠定了好的基础。随着集成电路布线工具来完成芯片后端设计可以节省宝贵的设计工艺与设计技术的不断发展，系统级芯片SoC已成时间，但后端设计绝不仅仅是自动化工具的掌握和收稿日期：2010-02-25-25-第10卷第5期电子与封装应用，结合电路特点开发有针对性

8、的后端设计流程核或模块的规划等。此芯片封装管壳为CPGA391，输对芯片的成功起着关键性作用。入输出单元的放置位置是按照封装的要求与用户的本文介绍了采用Synopsys公司Astro后端工实际情况摆放。芯片的硬核较多，同时封装时还要求具对一款百万门级、基于0.18μm工艺SoC芯片在芯片内叠放一片Flash裸芯片，并由主SoC芯片为后端设计的过程，其中包括了设计之前的数据准叠放的Flash裸芯片提供电源供电。这给芯片的布局备、布局规划、电源设计、单元放置及优化、时与操