基于jtaggps基带芯片可测性设计及后端实现的论文硕士论文

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1、论文题目：基于Jrl隗G的GPS基带芯片可测性设计及后端实现学科名称：微电子学与固体电子学研究生：自家隆签名：鱼壑匿指导教师：余宁梅教授摘要签名：随着集成电路规模及复杂度的增加，对于封装之后芯片，如何高效的进行测试一直困扰着芯片的设计人员。可测性设计是指集成电路在进行系统和逻辑设计的同时，添加一些测试优化电路，使芯片的内部逻辑变得可观察、可控制。目前可测性设计已经成为大规模集成电路设计中不可或缺的一部分。本文首先对可测性设计的方法进行研究，详细说明了三种可测性设计方法的原理、实现过程及结果。它们分别是：1、内建自测试，它用来对芯片中的嵌入式SRAM进行测试，文中重点分析了SRAM的测试模型，

2、然后采用march2测试向量生成算法实现对17个SRAM的MBIST设计：2、全扫描链，它用来对芯片的流水线结构进行测试，GPS基带芯片中共加入了20条扫描链，错误覆盖率达到了96．32％；3、边界扫描，主要用来进行板级互连线的测试，在GPS基带芯片中共定义了5条边界扫描指令：extest、Bypass、Sample／preload、idcode、mbist，并建立了一个标准JTAG接口。在完成DFT设计之后，本文详细介绍了逻辑综合的脚本约束、布局布线、静态时序分析、后仿真、设计规则检查、封装等后端流程。目前，GPS基带芯片已经完成了最终测试，并流片成功。芯片的面积为5水5．4平方毫米，功耗

3、为500mW(在62姗z频率下测得)。关键词：可测性设计；后端设计；扫描链；内建自测试；边界扫描西安理工大学硕士论丈Title：DFTbaSingOnJTAGandphySicaldeSignOfGPSbasebandChipMajor：MicroeIectronicsandso¨delectronicsName：JialOngBajSuperVisOr：prOf．NingmeiYuAbStraCtsignatu瞅血凼掣signature．啦讥witlltlleincreaSingofinte铲atedcirC血tcoInplex姆，theICdesi口ers眦p149ued晰mhowtot

4、eSt也e髂senlbledchipefficienny．DFTwllich嘶UiIlsertSometestlo西cd耐ngt11ese“onofsystemaIldlogicdesigning，isaimedtoobserveandcontrollogicinchjps．．Now，DFThaSbeenime伊酊t0VLSIdesigll．111etllesisin仃oduCetkememodsofDFT：MBIST，彻1scanandbouIldaryScall．Firsny，MBIST、)IdlichisusedtotestembeddedSRAMin也ec嫩pisi呐的duced．T

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7、dclliphaScoIllpletedfinalteStingalldsuccess如ltape．out，witllc11ipareaof5x5．4皿n2，powercoI吼lInptionof500mW(meaSuredin62MHz舶quency)。Keywords：DFT；physicaldesign；MBIST；scanchain；boundaryscan第一章绪论1．绪论1．1课题意义．．自195