FPGA实验一计数器

《FPGA实验一计数器》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、实验题目计数器一、实验内容1、设计一个8位的计数器；2、计数器包含有时钟信号clk、置数端load及置数输入端d_in、始能端en、清零端clr以及达到最高位100时的初始计数端m；3、进一步熟悉QuartusII软件的功能及环境。二、详细设计设计步骤如下：1、设计8位的计数器，计数器包含有时钟信号clk、置数端load及置数输入端d_in、始能端en、清零端clr以及达到最高位100时的初始计数端m；2、编译，查找错误，进入仿真环境；三、仿真结果（1）刚开始有置数load信号时得到的具体仿真图如下：由图可以分析得出计数器包含有时钟信号clk、置数端load及置数输入端d_in

2、、始能端en、清零端clr以及达到最高位100时的初始计数端m；置数时的输入端d_in，当load端位1时，输出端out输出为5，可见置数端起到作用。使用modelsim仿真图如下：（2）当计数计到100时要求它从10开始继续计数，具体仿真图形如下：可见编写的计数器在正常计数的情况下是从5计到100的循环计数器。当en为1，load端为0，clr为1时，正常计数。其中en为始能端。使用modelsim仿真如下：四、调试情况，设计技巧及体会通过本次实验我更加熟悉了利用verilo语言来描述电路，同时熟悉了利用软件仿真电路的逻辑功能并进行验证和分析。使我对QuartusII有了初步

3、的了解，同时让我了解到硬件可以用软件来完成，此软件的模拟仿真给我们学习数字电路有很大的帮助，形象的表达了信号的输出。通过本次实验，除modelsim软件仿真电路以外，我又学会了QuartusII仿真软件的使用，觉得两个软件各自有各自的优点。五、源程序清单（1）verilog语言编辑的8位计数器：modulecounter(m,d_in,clk,clr,en,load,out);inputclk,clr,en,load;input[7:0]d_in,m;output[7:0]out;reg[7:0]out;always@(posedgeclk)beginif(en)beginif

4、(clr)out<=8'd0;elseif(load)out<=d_in;elseif(out==8'd100)out<=m;elseout<=out+1;endelseout<=8'bZZZZZZZZ;endendmodule（2）激励如下：modulestimulate;regCLK,CLR,EN,LOAD;reg[7:0]D_IN,M;wire[7:0]OUT;countertt(M,D_IN,CLK,CLR,EN,LOAD,OUT);initialCLK=0;always#10CLK=~CLK;initialbeginEN=1;CLR=0;CLR=1;D_IN=5;LO

5、AD=0;M=10;#20CLR=1;EN=0;#20EN=1;#10CLR=0;#80LOAD=1;#30LOAD=0;endendmodule原始仿真图形如下：