基于fpga的一位全加器与约翰逊计数器实验报告

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1、买验报告基于FPGA的一位全加器与约翰逊计数器实验一：实验目的1.熟悉ISE软件的使用；2.熟悉下载平台的使用；3.掌握利用层次结构描述法设H•电路。二：实验任务1.按照原理图设计半加器电路；2.建立顶层原理图电路；3.对全加器电路进行仿真分析、引脚锁定、下载;4.完成约翰逊计数器的设计。三:实验原理111u2cm半加器uosUOco半加器sum图i令加器原理图图2约翰逊计算器电路原理图cout3.1.1一位半加器的设计modulehalf一adder(A,B,CO,S);inputA,B;outputS;outputCO;wireS,CO;assi

2、gnS=AAB;assignCO=A&B;endmodule阁3半加器真值表及verliog源码IIValue1ftco

3、1煸S0A11Name图4半加器仿真测试3.1.2—位全加器的设计输入輪出Ci-1AiBiSiCi0000000110010100110110010101011100111111Namesumcoutainbin1ftcinIIValue图6半加器仿真测试3.2.1约翰逊计算器的设计图5半加器真值表及激励文件源码按照原理图2完成设计，激励文件见附录，仿真测试如下圈:图714左计数的仿真波型图8向右计数的仿真波型分析波形对照教材上P

4、29的输出数码，符合设计要求，设计合理。四：思考题1.为什么在实验步骤3屮，将半加器保存为half_adder,可否保存为full_adder?答：不能保存为full_adder。因为verilogHDL语言中，要求程序名与实体名一致，否则会出现错误。2.对电路进行功能仿真与时序仿真时，发现二者有什么样的区别？答：功能仿真就是将综合后的verilogHDL网表文件再送到verilogHDL仿真器中所进行仿真。这时的仿真仅对verilogHDL描述的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及具体器件特性，如延时特性。时

5、序仿真就是将布线器/适配器所产生的verilogHDL网表文件送到verilogHDL仿真器中所进行的仿真。该仿真己将器件特性考虑进去了，因此可以得到精确的时序仿真结果3.为什么要进行引脚锁定？答：进行引脚锁定，是为了对硬件进行检测，将下载文件下载到芯片后，对系统的设计进行的功能检测的过程。4.采用层次结构法描述电路有什么样的优点？答：可以大大降低设计成木，缩短设计周期；极大地简化设计文档的管理；提高大规模系统电子设计的自动化程度；设计者拥有完全的自主权，再无受制于人之虞；良好的可移杭与可测试性，为系统开发提供讨靠的保证：能将所有设计环节纳入统一的自

6、顶向下的没计方案附录：半加器激励文件：modulehalftest;//InputsregA;reg3;//OutputswireCO;wireS;//InstantiatetheUnitUnderTest(UUT)half_adderuut(•A(A)r.CO(CO)r•S(S)initialbegin//InitializeInputsA■0；B=0；//Wait100nsforglobalresettofinish1100；A-0；B-1;#100；A-1;B-1;#100;A-0;B-1;Cstop;//Addstimulushereende

7、ndmodule一位加器激励文件：'timescaleIns/lpsmodulefull一adder一full—adder_sch_tb();//Inputsregain;regbin;regcin;//Outputwiresum;wirecout;//Bidirs//InstantiatetheUUTfull_adderUUT(.ain(ain),.bin(bin)z.cin(cin),•sum(sum),•cout(cout));//InitializeInputs//'ifdefauto_initinitialbeginain=0;bin=0;

8、cin=0;#10ain=0;bin=0;cin=1;#10ain=0;bin=l;cin=0;#10ain=0;bin=l;cin=l;#10ain=l;bin=0;cin=0;#10ain=l;bin=0;cin=1;#10ain=l;bin=l;cin=0;#10ain=l;bin=l;cin=1;$stop;end//'endifendmodule约翰逊计算器激励文件：modulejc_top」c_top_sch_tb();//InputsregLEFT;regRIGHT;regSTOP;regLCK;//Outputwire[3:0]q;/

9、/Bidirs//InstantiatetheUUTjc_topUUT(.LEFT(LEFT),.RIGHT