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时间：2019-06-03
《FPGA设计优化及流水线简单小结》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、By我有风衣1在FPGA设计中对于时序违例的常用解决方法：（1）改变时钟频率；（2）利用时序优化软件；（3）添加时序约束优化；（4）选用更好的FPGA芯片；（5）进行流水线设计；（6）优化设计这里对优化设计举个小例子如下图所示：By我有风衣2关于流水线图片是从流水线视频里截图出来的。（1）流水线概念流水线其实就是将以前一步或几步完成的事情，分成更多的步骤来完成，可以降低D触发器之间电路的延时，达到时序收敛，对于路径较长的组合逻辑电路更需要进行流水线设计。视频里举例的是乘法器实验，将乘法器进行流水线优化设计。如下图题目答案如下，将乘法器通过高低位方
2、式进行优化，并插入D触发器实现流水线化设计。By我有风衣（2）进一步优化，只用加法器和选择器实现乘法器F=a*b=a*b[0]+{a,1’b0}*b[1]，改成加法器和选择器来实现。如上图所示，加法器和选择器来实现的乘法器。By我有风衣电路结构原理图如下图所示：如图所示，电路实现的逻辑表达式如下：f=(b[0]?a:0)+(b[1]?{a,1’b0}:0)+(b[2]?{a,2’b0}:0)但是由于在(b[0]?a:0)后插入了D触发器，(b[1]?{a,1’b0}:0)和(b[2]?{a,2’b0}:0)需要做时序节拍的配合，因此修改电路原理图
3、如下。插入D触发器，补齐时序。By我有风衣3模块复用最后来个模块复用的例子，将上述设计的4bit乘法器用来实现8bit的乘法器连接原理图如下图所示，看图可以知道代码如何写了
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