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时间:2019-06-02
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1、频率计实验报告系别:电气工程系班级:应用电子081学生姓名:潘秀梅学号:860706027序号:27指导教师:张江伟完成时间:2010年5月25日14数字频率计的设计前言数字频率计是一种应用很广泛的仪器。数字频率计是数字电路中的一个典型应用,实际硬件设计采用的器件较多,连线复杂,而且会产生较大延时,造成测量误差且可靠性差。随着复杂可编程逻辑器件的广泛应用,以EDA工具为开发手段,运用VHDL语言,从而大大简化系统设计,提高整体的性能和可靠性。本次实验采用VHDL语言,运用自顶向下(TopToDown)的方法,使用IspExpert集成开发环境进行编译、综合、波形仿真,并下载到CPL
2、D器件中,设计并实现了四位数字频率计。关键词EDA;VHDL;数字频率计;波形仿真;CPLD前言……………………………………………………………………1关键字…………………………………………………………………2一、设计目的……………………………………………………………3二、设计要求……………………………………………………………4三、实验环境……………………………………………………………5四、设计原理……………………………………………………………6五、各功能实现原理……………………………………………………7六、各模块介绍…………………………………………………………8七、总连接图…………
3、…………………………………………………9八、设计体会……………………………………………………………1014数字频率计一、设计目的1、了解数字频率计测量频率与测量周期的基本原理;2、熟练掌握数字频率计的设计与调试方法;3、掌握多个数码管显示的原理与方法;4、掌握使用VHDL语言的设计思想;5、对整个系统的设计有一个的了解。二、设计要求1、对所有设计的小系统能够正确分析;2、基于VHDL语言描述系统的功能;3、在quartus2环境中编译通过;4、仿真通过并得到正确的波形;5、给出相应的设计报告。三、实验环境1、软件环境:QuartusII6.02、硬件环境:实验箱四、设计原理数字频率
4、计的原理框图如图3所示。他主要由5个模块组成,分别是:脉冲发生器电路、测频控制信号发生器电路、计数模块电路、锁存器、译码驱动电路。当系统正常工作时,脉冲发生器提供的514Hz的输入信号,经过测频控制信号发生器进行信号的变换,产生计数信号,被测信号通过信号整形电路产生同频率的矩形波,送入计数模块,计数模块对输入的矩形波进行计数,将计数结果送入锁存器中,保证系统可以稳定显示数据,显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。显示测频控制信号计数四、各功能实现原理显示部分功能实现1、四进制程序及波形到3,
5、清零图:四进制波形14四进制程序如下:上升沿有效2、2/4译码器程序及波形程序:14波形:3、七段译码器程序及波形SEVYM为七段译码显示驱动电路,可以将频率计数的结果译成能在数码管上显示相对应的阿拉伯数字,便于读取测量的结果。显示9显示0程序:14波形:4、四位4选1数据选择器输入信号程序输出信号选择输入信号波形:14锁存功能实现REG32B为锁存器。在信号Load的上升沿时,立即对模块的输入口的数据锁存EG32B的内部,并由REG32B的输出端输出,然后,七段译码器可以译码输出。在这里使用了锁存器,好处是可以稳定显示数据,不会由于周期性的清零信号而不断闪烁。锁存程序:保持为4,
6、即锁存住了波形:保持不变锁定计数功能实现:CNT4_10为四个十进制级联计数器,用以实现4b十进制计数功能14。有一时钟使能输入端EN,用于锁定计数值。当高电平时允许计数,低电平时禁止计数。CNT4_10程序:到9向高位,进位,低位清零。到9999,清零使能输入端,用以锁定计数值。波形:测频控制功能实现:TESTCTL为测频控制信号发生器。TESTCTL的计数使能信号TSTEN能产生一个1s宽的周期信号,并对频率计的计数器CNT4_10的EN使能端进行同步控制:当TSTEN高电平时允许计数、低电平时停止计数。14程序:波形:5HZ分频功能实现:产生这个时序图,首先有一个T'触发器构
7、成二分频器,在每次时钟CLK的上升沿到来使其值翻转。T'触发器的输出高电平正好是114s,因此可以作为测频控制信号发生器TESTCTL的TSTEN端,用来控制计数。而Load信号正好是TSTEN端信号的翻转。在计数结束后半个CLK周期,CLK与TSTEN都为低电平,这时CLR_CNT产生一个上升沿作为清零信号。程序:计数取反(翻转)上升沿触发中间变量信号六、各模块介绍1、cnt4模块即无进位的四进制计数器,如图所示:14由此提供选择信号,可选择显示的数码管及对应的数
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