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1、VHDL重点1.CPLD:Complexprogrammablelogicdevices(basedon乘积项)2.FPGA：FieldProgrammableGateArray（basedonLUT）3.PROM:与阵列固定，或阵列可编程(巧记，有个O，联想到or,所以是或)4.PLA：与或阵列均可编程（巧记，pla,两个音，所以与或都有）5.PAL，GAL：与阵列可编程，或阵列不可编程（巧记，一个音，是与）6.Digitalsystemdesignisbasedonprogrammablelogicdevices(PLD).Itistop-downd
2、esign,suingEDA.7.VHDLa)Strongcapabilityofsystemdescriptionb)Independenceofdeviceandhardwaretechniquec)IEEEstandardd)Flexibledesignmethod(behav,struc,dataflow)e)Readableprogramf)AsanHDL,executedconcurrentlystructurcofVHDL:（目测填空题）LIBRARY,Package,Entity,Architecture,Configuration,Bl
3、ock,Sub-program,8.DefaultLibrary（默认库）:STD,work9.MOD（取模），REM（取余），ABS（取绝对值），SLA（算数左移）SRA（算数右移），SRL（逻辑右移），SLL（逻辑左移），ROR，ROL10.Differentpackage------>differentphysiccircuit;11.Entity-------outwardappearence12.Architecture--------describethefunctionorstructureofthecircuit13.Input-----
4、--cannotbeassignthevalue14.Output------cannotbethesourceofassignment15.Inout-------bi-directionalport16.Buffer-------serveasanoutput,itsvaluecanbereloaded17.Architecturedescriptiona)Behaviordescriptionb)Dataflowdescriptionc)Structuredescription18.字符用’’,字符串用””19.实体名不能用数字开头，实体名要与文件
5、名一致20.VHDLdatatypeInteger,real,natural,bit,bit_vector,std_logic,std_logic_vector,character,string,boolean,time,severitylevel21.’Z’highimpedance22.‘X’forcingunknown23.自定义数组TYPEword8ISARRY(1TO8)OFBIT;24.VHDLdataobject:constant,variable,signal25.signal:1.hascorrespondinghardware,2.g
6、lobal,formultipleprocess3.assignmenthasdelay,4.cancarryhistoryinformation26.variable:1.hasnocorrespondinghardware2.local,validinitsprocessonly3.assignmenttakeseffectimmediately4.hascurrentvalueonly27.sequentialstatementsshouldbepackagedinprocess28.（重点）when..else是并行语句，不用process包起来
7、，但是它是具有顺序性的，考试时一般考它与if语句的改写，注意，if语句是顺序语句，得用process包起来29.（重点）with..select是并行语句，也不用process包起来，它没有顺序性，且条件必须涵盖完全，也就是说若没有全例举出来最后要有..whenothers，考试一般考改写case语句注意：if语句和case也可以相互改写，要根据题目改写，书写顺序要小心，特别是优先级编码器30.PROCESS，注意，它是，只是它里面是一般考改写wait语句,有waiton+信号表和waituntil+条件两种，注意，PROCESS还是要写的，只是不用加（
8、）而已，别以为有wait就不能有PROCESS31.process的特点（一般是
