FPGA中PLL配置详细说明和使用

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1、FPGA中PLL的使用例子：使用的开发板是21EDA，实现的功能是调用PLL，输入50M时钟，输出100M，led亮灭modulePLL(rst,clk,led);inputclk,rst;outputled;//regrst;//-----------------------------调用PLLPLL_ctrlPLL_ctrl_inst(.areset(!rst)//areset是低电平有效.inclk0(clk)//inclk0接的是时钟.c0(c0),//c0是输出你想要分频的时钟信号.locked(locked)//当转化后，输出时，loched自动拉高);r

2、eg[28:0]cnt;always@(posedgec0ornegedgerst)beginif(!rst)cnt<=0;elsecnt<=cnt+1;endassignled=cnt[26];endmodule以下是如何配置PLLSF-EP1CFPGA开发板实验说明PLL配置详细说明PLL的配置需求假定设计者已经新建了一个工程，然后需要配置一个PLL。该PLL的输入时钟为FPGA外部的25MHz晶振，希望得到一个50MHz（输入时钟的2倍频）的系统时钟供FPGA内部使用。该PLL的输入输出接口如表1所示。表1PLL的接口定义信号名方向功能描述inclk0inputP

3、LL输入时钟aresetinputPLL复位信号，高电平有效c0outputPLL输出时钟lockedoutput该信号用于指示PLL处理后的时钟已经稳定输出，高有效PLL的配置步骤①如图1所示，在QuartusII的菜单栏选择“Tools—>MegaWizardPlug-InManager…”。图1选择MegaWizard②如图2所示，使用默认选项“Createanewcustommegafunctionvariation”,SF-EP1CFPGA开发板实验说明点击“Next>”。图2新建megagunction③如图3所示，进行以下配置：ò在“Selectamega

4、functionfromthelistbelow”窗口内打开“I/O”下拉框，选择“ALTPLL”。ò在“Whichtypeofoutputfiledoyouwangttocreate?”下选择“VerilogHDL”，这是配置的PLL内核使用的语言，一般选择此项。ò在“Whatnamedoyouwantfortheoutputfile?”里默认会出现当前设计的工程路径，需要设计者在最后面手动输入例化的PLL的名字，这里输入了“PLL_ctrl”。完成以上配置，点击“Next>”。图3新建PLLSF-EP1CFPGA开发板实验说明④如图4所示，进行以下配置：ò在“Gen

5、eral”一栏内的“Whichdevicespeedgradewillyoubeusing?”选则该工程所使用器件的速度等级。ò在“Whatisfrequencyoftheinclock0input?”内选择PLL输入时钟的频率。其他选项使用默认即可。点击“Next>”。图4输入时钟配置⑤如图5所示，配置如下：ò在“Optioninput”一栏内勾选“Creatan‘areset’inputtoasynchronouslyresetthePLL”。ò在“Lockoutput”中勾选“Creat‘locked’output”。其他选项使用默认即可。点击“Next>”。SF

6、-EP1CFPGA开发板实验说明图5配置控制信号⑥配置输出时钟c0相关参数，如图6所示。ò设计者可以在“Enteroutputclockfrequency?”后面输入希望得到的PLL输出时钟的频率。设计者也可以在“Enteroutputclockparameter?”后面设置相应的输出时钟和输入时钟的频率关系。“ClockMultiplicationfactor”后输入倍频系数，“Clockdivisionfactor”后输入分频系数，二者决定了输出时钟频率。ò在“Clockphaseshift”中可以设置相位偏移。ò在“Clockducycycle”中可以设置输出时钟

7、占空比。按照图6设置后，点击“Next>”。SF-EP1CFPGA开发板实验说明图6配置输出时钟c0⑦“clkc1”选项是可选的，用户需要第二个输出时钟时可以开启该输出时钟，相应勾选“Usetheclock”后和上一步类似进行配置即可。点击“Next>”。图7配置输出时钟c1⑧“extclke0”也是可选的，该时钟主要是输出给FPGA外部器件作为时钟，不能作为内部时钟使用。用户需要该输出时钟时可以开启该输出时钟，相应勾选“Usetheclock”后和前一步类似进行配置即可。点击“Next>”。SF-EP1CFPGA开发板实验说明图8配置输