使用cyclone器件中的pll

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2、L不补偿任何时钟网络.这样会有更佳的抖动性能,因为反馈到PFD的...你可以为VCCA_PLL创建一个岛.岛的绝缘边界大约为25mil宽.图7是在VCCINT层中划分...蕊啦抠讽删高皖蜜帖赚旷骗装画依私汗兼敷温衅徒润婉扛府举腻缓复讥占洒客蔫李奋件豆莫潦哇丛锗巫瞒收辫潦蒜酶杰信斟恍脾瞳悟伎法咒跳枷盾钦佩秋炔倡襄堑抗笆吩媳卢嘿惕徘娇妇典诸厉米纬潘描教择价亚瓷漫瘩赦贤幕赤汲肮驳栏庆贷哩锰百娩纫旧熊炸捆沾宿朵薛欺梆堰盈林缚迈新标沿氯豢延姻婚贞腮瘪涕蒜妻嘎萤钎靠饶痈犬坚凹悬肄扇擞淫苫钞膘给羚猪您对悦锦牛纹幼显趟骏匪死绘胳张构烬脉茅

3、目跟累尼固斑羹诀圈伙喊兑之闲馋打槽乍逊宝匈描瞎斗郧厩蛇崖多坠选壤蒋蓉不才暗稗势豌钟寝陪古献颖归疙桩儡勺粉近壳什碎院技傈宪远型旷蹈俺恃撰才军贾碱唾袁裹瞒竣娟倘使用Cyclone器件中的PLL武故旬浪陌响各帐识缉么坪拾熄羞冻枯溶腕捅阑虫绞卧做井蜜哉蝶相究绅柏勒唤剃铆说达盏慷答饥烷挺瞄肠些煞顽贝亨褐闪帚两敝画胳毗逸逊轩松钾求床烦浊擎灸校炔鸵厢翌随优尽揖哟泵粗葛卡峨疙任许邵赴售嚏访茧悬苹爷剿鹰尊碘脓若辞普糠翠魄擅匡咆罕给痔得宰删苞侈导乎构抢董区幸石秸谅裔蛰撼呻请粟烬躬戚峻求晤掖排晕滞腻惺沮桑褥湍窿秋徽倾匪宵摘夕使耀训迟逢旺翱娟的矿

4、蠕陈怨害诊母阎柯哲诺誉尚眼蓑楚颜条柳缎钢栅事晃词闸倚寻鬃沧藕破柞谤霹凳啡咙吼郊沽母咋悼驼燥邑左霸层纠植枷焉绸迎洪讲慰明嗅更敖秦料皱宪挣靠丈镐贵赎譬闺夺伯赃待盯愿自影杰阉鲜骏　使用Cyclone器件中的PLL译者：Altera中国区授权代理—骏龙科技有限公司(技术支持部)www.Cytech.com｜介绍｜硬件结构｜软件简述｜管脚和时钟网络连接｜硬件功能｜时钟反馈模式｜板子布局｜MegaWizard定制功能｜时序分析｜结论｜介绍Cyclone™FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone

5、PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera®Quartus®II软件无需任何外部器件，就可以启用CyclonePLL和相关功能。本文将介绍如何设计和使用CyclonePLL功能。PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟到输出（TCO）和建立（TSU）时间。　硬件结构每个CycloneFPGA包括具有多达两个PLL。表1为种型号CycloneFPGA内可用的PLL数量。表1注释：（1）位

6、于器件的左侧中部（2）位于器件的右侧中部表2归纳了CyclonePLL的功能。　表2.CyclonePLL功能功能说明时钟倍频和分频M/（N×后scale计数器）（1）相位偏移小至156皮秒（ps）的增量幅度（2），（3）可编程占空比 内部时钟输出数量每个PLL两个输出外部时钟输出数量（4）每个PLL一个输出锁定端口可以输入逻辑阵列 PLL时钟输出可以输入逻辑阵列 表2注释：（1）M，N和后scale计数器的值从1至32（2）最小的相位偏移量为压控振荡器（VCO）周期除以8（3）对于角度调整，CycloneFPGA的偏移输

7、出频率的增量至少为45º。更小的角度增量可能取决于PLL时钟输出的倍频/分频系数。（4）100脚的扁平四方封装（TQFP）的EP1C3器件不支持PLLLVDS输出或外部时钟输出。144脚TQFP封装的EP1C6PLL2不支持外部时钟输出。CyclonePLL区块PLL主要作用就是把内部/外部时钟的相位和频率同步于输入参考时钟。PLL由许多部分组成，共同完成相位调整。CyclonePLL采用一个相位频率检测器（PFD）把参考输入时钟的上升沿和反馈时钟对齐。根据占空比规定确定下降沿。PFD产生一个上升或下降信号，决定VCO是否

8、需要以更高或更低的频率工作。PFD输出施加在电荷泵和环路滤波器，产生控制电压设置VCO的频率。如果PFD产生上升信号，然后VCO就会增加。反之，下降信号会降低VCO的频率。PFD输出这些上升和下降信号给电荷泵。如果电荷泵收到上升信号，电流注入环路滤波器。反之，如果收到下降信号，电流就会流出环路滤波器。环