fpga中地pll锁相环

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1、实用标准文案Cyclone系列FPGA具有锁相环（PLL）和全局时钟网络，PLL具有时钟的倍频、分频、相位偏移、可编程占空比和外部时钟输出。每一个Cyclone的FPGA包括多达两个的PLL，如下表所示：下面用实例的方式说明PLL的用法；通常的接口如下表，作用实验要求：（1）开发板的频率为50Mhz。将其倍频为100Mhz，和200Mhz，并且仿真运行。（2）将倍频后频率输出在开发板上LED上观察两个灯实验步骤：（1）建立一个工程，工程名为PLL_prj;（2）新建一个verilog文件，开始代码的编写；modulePLL_prj(c

2、lk,rst_n,clkc0,clkc1);inputclk;//时钟输入(50M)inputrst_n;//复位wireclkc0;//100Mwireclkc1;//200Mwirelocked;//检测是否有效endmodule（3）在软件中设置锁相环精彩文档实用标准文案精彩文档实用标准文案精彩文档实用标准文案之后就会弹出来如下图所示页面上边有5个选项卡（不同版本可能有点差别）第一个里面如下精彩文档实用标准文案创建上面说到复位和检测第二页默认就可以了第三页不同的器件能够建立输出个数也不一样这里我们用前俩个精彩文档实用标准文案精彩

3、文档实用标准文案一些文件的输出配置完成之后到这个时候就已经在软件中配置好了PLL接下来就是列化了精彩文档实用标准文案打开文件复制里面的代码到刚开始建立的.v文件中修改补充完全代码如下：modulePLL_prj(clk,rst_n,led0,led1);inputclk;//50Minputrst_n;//restoutputled0;outputled1;wireclkc0;//100Mwireclkc1;//200Mwirelocked;PLL_ctrlPLL_ctrl_inst(.areset(!rst_n),.inclk0(c

4、lk),.c0(clkc0),.c1(clkc1),.locked(locked));reg[23:0]cnt0;reg[24:0]cnt1;always@(posedgeclkc0ornegedgerst_n)精彩文档实用标准文案if(!rst_n)cnt0<=24'd0;elsecnt0<=cnt0+1'b1;assignled0=cnt0[23]always@(posedgeclkc1ornegedgerst_n)if(!rst_n)cnt1<=24'd0;elsecnt1<=cnt1+1'b1;assignled1=cnt1[

5、24]endmodule下载到开发板中；精彩文档