综合软件SynplifyPro及应用

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1、第8章综合软件SynplifyPro及应用8.1SynplifyPro简介8.2SynplifyPro软件的特点8.3SynplifyPro综合设计8.4十进制计数器SynplifyPro综合设计应用举例本章内容8.1SynplifyPro简介综合是数字EDA设计中重要的组成部分，综合的作用是将用语言表示的HDL源程序转换成相应的门级电路网表。综合软件的优劣直接决定了电路功能的实现、电路所占资源的以及多少电路的各项性能是否符合要求等。虽然这一切跟HDL程序设计的优劣息息相关，但同样的设计经过不同的软件综合后可能有不同的结果，

2、所以好的综合软件能带来事半功倍的效果。综合软件简介目前主要的综合软件由以下几大EDA软件公司开发：Cadence、Synopsys、Synplicity和MentorCadence的综合软件主要应用于ASIC设计，大多工作在工作站上SynplifyPro是Synplicity公司的FPGA综合软件，针对复杂可编程逻辑设计的FPGA综合工具SynplifyPro支持VerilogHDL和VHDL硬件描述语言，支持各种FPGA厂商的FPGA产品8.2SynplifyPro的特点自动的时序优化技术强大的综合技术最优化编码方式的有限

3、状态机开发技术较高的流水线技术EDA设计功能强大支持VerilogHDL、VHDL及混合语言的设计自动识别RAMSynplifyPro提供了和布局布线工具之间的native-link接口8.3SynplifyPro综合设计逻辑综合设计流程如下图所示：SynplifyPro综合设计流程打开SynplifyPro新建一个工程添加sourcefile代码语法错误检查综合选项设置开始综合综合结果输出以十进制计数器的逻辑综合设计为例：1.打开SynplifyPro（1）执行FileNewProjectFile操作新建一个工程，并保存在

4、Elaoshisysthesis目录下，默认工程名为proj.prj2．新建一个工程2）也可执行如下操作新建一个工程点击操作按钮栏中的OpenProject，弹出如图所示对话框，选择NewProject，即可产生一个默认名字为proj1.prj的工程，该工程的默认路径为Elaoshisysthesis。3．添加sourcefile（1）在新建工程下右击选择AddSourceFile....，将要综合的counter_10.v文件加入工程中。(2)文件已被加入工程4．代码语法错误检查（1）执行Run/SyntaxCh

5、eck进行语法错误检查，5．综合选项设置（1）右击rev_1选择ImplementationOptions....进行综合选项的设置，如图所示执行ProjectImplementationOptions...进行综合选项的设置，如图所示。弹出的对话框如如图所示（2）器件选项设置（3）设置优化选项（4）设置系统运行频率和约束文件（5）设置综合运行结果输出选项在弹出的对话框里选择ImplementationResults标签,设置如下（6）设置时序报告输出图所示，在弹出的对话框里选择TimingReport标签。(7)设置Ve

6、rilog选项在弹出的对话框里选择Verilog标签，图所示：6．开始综合(2)AnnotatingAnalystProperties（特性分析注释），见图（3）Mapping（映射），见图。(4)Done（综合完成），见图。7．综合结果输出（1）RTLview，见图。图综合结果RTLview输出(2)Gateview见图。(3)门级网表（.vqm文件）见下表。综合选项设置元器件选项设置设置包括所依赖的工艺库以及器件映射选择优化选项设置设计的全局综合优化目标选择，依赖所选择的工艺库系统运行频率和约束文件设置.sdc文件为

7、自动生成的约束文件综合运行结果输出选项设置开始综合四个阶段：编译（Compiling）特性分析注释（AnnotatingAnalystProperties）映射（Mapping）综合完成（Done）8.4十进制计数器的SynplifyPro综合设计应用举例十进制计数器前端设计VerilogHDL输入Modelsim功能仿真十进制计数器的SynplifyPro综合设计十进制计数器后端设计QuartusII7.1(32-Bit)布局布线Modelsim后端时序仿真VerilogHDL输入Modelsim功能仿真仿真结果如下图：十

8、进制计数器前端设计十进制计数器的SynplifyPro综合设计RTL级仿真结果如下：输出.vqm文件，用于布局、布线QuartusII7.1(32-Bit)布局布线新建一个工程，将综合后的counter_10.vqm文件加入工程中，第三方EDA仿真工具选择Modelsim-Altera，器