Modelsim简明使用指南

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1、Modelsim简明使用指南1前言   作为一种简单易用，功能强大的逻辑仿真工具，Modelsim具有广泛的应用。这里对ModelSim作一个入门性的简单介绍。首先介绍ModelSim的代码仿真，然后介绍门级仿真和时序验证。2代码仿真   在完成一个设计的代码编写工作之后，可以直接对代码进行仿真，检测源代码是否符合功能要求。这时，仿真的对象为HDL代码，比较直观，速度比较快，可以进行与软件相类似的多种手段的调试（如单步执行等）。在设计的最初阶段发现问题，可以节省大量的精力。2.1代码仿真需要的文件1.设计HDL源代码：可以使VHDL语言或Verilog语言。2.测试激励代码：根据设计要求输入

2、/输出的激励程序，由于不需要进行综合，书写具有很大的灵活性。3.仿真模型/库：根据设计内调用的器件供应商提供的模块而定，如：FIFO（Altera常用的FIFO有：lpm_fifo/lpm_fifo_dc等）、DPRAM等。2.2代码仿真步骤1．建立工程：在ModelSim中建立Project。如图2.1所示，点击File→New→Project，得到CreataProject的弹出窗口，如图2.2所示。在ProjectName栏中填写你的项目名字，建议和你的顶层文件名字一致。ProjectLocation是你的工作目录，你可通过Brose按钮来选择或改变。DdfaultLibraryNam

3、e可以采用工具默认的work。 图2.1 图2.22．给工程加入文件：ModelSim会自动弹出AddItemstotheproject窗口，如图2.3所示。选择AddExsitingFile后，根据相应提示将文件加到该Project中。 图2.33．编译：编译（包括源代码和库文件的编译）。编译可点击Comlile→ComlileAll来完成。4．装载文件：如图2.4，点击Simulate→Simulate…后，如图2.5所示，选定顶层文件（激励文件），ADD加入，然后点击LOAD，装载。 图2.4 图2.55．开始仿真：通过菜单：View→Structure，View→Signals，Vi

4、ew→Wave打开Structure，Signals，Wave三个窗口。在Structure窗口内选定你所要观察的信号所在的模块，然后在Signals窗口选定信号，通过鼠标左键拖放到Wave窗口，如图2.6。然后在Wave窗口，点击runall，运行，在波形窗口就可以看到信号的仿真波形。如图2.7. 图2.6 图2.76．波形信号的保存：有时，在波形窗口内拖放了较多的信号，可以保存起来以后调入。在wave窗口，File→Saveformat，保存成*.do文件。以后需要调入时，在modelsim主窗口命令行内执行：do*.do即可。3门级仿真和时序仿真   使用综合软件综合后生成的门级网表或

5、者是实现后生成的门级模型进行仿真，不加入时延文件的仿真就是门级仿真。可以检验综合后或实现后的功能是否满足功能要求，其速度比代码功能仿真要慢，但是比时序仿真要快。   在门级仿真的基础上加入时延文件“.sdf”文件的仿真就是时延仿真。优点是：比较真实的反映逻辑的时延与功能，缺点是速度比较慢，如果逻辑比较大，那么需要很长的时间。   在这里仿真以Altera的器件为例。利用经过综合布局布线的网表和具有时延信息的反标文件进行仿真，可以比较精确的仿真逻辑的时序是否满足要求。3.1仿真需要的文件1．综合布局布线生成的网表文件2．测试激励3．元件库4．时序仿真的话，还需要综合布局布线生成的具有时延时延信

6、息的反标文件（sdf）3.2仿真步骤1．在Quartus2中正确设置仿真工具：如图3.1所示，点击Quartus2的Assignment菜单下的EDAToolsSettings，进入图3.2。在图3.2中，点击EDAtooltype，再在ToolsSettings的下拉菜单中，根据你所使用的语言与Modelsim的版本，作相应的选择。 图3.1 图3.22.用Qusrtus2产生仿真所需要的网表与SDF文件：在作了第一步的正确设置后，每当你完成一次编译，Quartus2会自动在你的当前Project目录下生成一个simulation目录，在该目录下有一个modelsim的目录。在该目前下，就

7、有我们所要的文件。如果使用VHDL语言，网表文件是.VHO，SDF文件是SDO；如果是使用Verilog语言，网表文件是.VO，SDF文件也是SDO。你也可以通过Quartus2的Processing→EDAToolPost-CompilationCommands→WriteOutputNetlists来产生以上的文件，该方法如图3.3所示。 图3.33．在ModelSim中建立Project：与代码仿真相似