3、I可以自行设置输入波形,仿真后自动产生输出波形,而是需要在源文件中就确定输入,如编写测试台程序来完成初始化、模块输入的工作,或者通过外部宏文件提供激励。这样才可以看到仿真模块的时序波形图。另外对于Synplify来说,也只具有编译能力,但是比MAX+PLUSII可编译的verilog的内容要多,所以常常可以现在Synplify下编译,生成编译文件再送到MAX+PLUSII中使用。ModelSim还具有分析代码的能力,可以看出不同的代码段消耗资源的情况,从而可以对代码进行改善,以提高其效率。第二章 Mo
8、工作域设为work。8. 最后一不是导入一个设计单元,双击LibraryTab中的counter,将会出现SimTab,其中显示了counter设计单元的结构。也可以DesignLoaddesign来导入设计。到这一步通常就开始运行仿真和分析,以及调试设计,不过这些工作在以后的课程中来完成。结束仿真选取DesignEndSimulation,结束Project选取FileCloseProject。第二课 Basi