欢迎来到天天文库
浏览记录
ID:32319455
大小:479.66 KB
页数:7页
时间:2019-02-03
《modelsim简明教程》由会员上传分享,免费在线阅读,更多相关内容在工程资料-天天文库。
1、Modelsim简明教程前言:Modelsim-Altera或ModelsimSE可与QuartusII实现无缝连接,本文以举例方式介绍使用ModelsimSE进行仿真的操作方法,也适用于Modelsim-Altera。1,新建一个工程,命名为divide_50,并且在新建的Verilog文件中,输入如下码:moduledivide_50(clk,reset,led);inputclk;inputreset;outputled;reg[5:0]count;always@(posedgeclkornegedgereset)if(!reset)begincount<=6'b00000
2、0;endelseif(count==6'd50)count<=6'd0;elsecount<=count+1'b1;assignled=count[5];endmodule实现对晶振的50分频。2,设置工程相关选项:1,设置仿真选项assginemts->settings,弹出settings对话框,如图:在设置仿真工具处,选择使用的仿真软件,用户可根据自己使用的具体软件进行设置.另外两个标示处也要设置好,这里选择Verilog语言,时间尺度为1ns。设置完成后点击OK确认。编译整个工程,如果成功则工程文件夹下出现一个名为simulation文件夹。Processing-
3、>start->starttestbenchtempletewriter,软件自动编写testbench模板。生成的模板在simulation->modelsim路径下,扩展名为.vt对生成的模板进行修改,本例程修改为:`timescale1ns/1psmoduledivide_50_vlg_tst();regeachvec;//testvectorinputregistersregclk;regreset;//wireswireled;divide_50i1(.clk(clk),.led(led),.reset(reset));initialbeginclk=0;foreve
4、r#10clk=~clk;endinitialbeginreset=0;#1000reset=1;endendmodule修改完成后保存文件。仍然打开assignments->settings,,弹出如图对话框,加载testbench,点击testbench按钮,如图所示:弹出下图对话框:按图所示点击NEW,弹出下图对话框,并进行如图的设置:之后点击ok确认各步骤的设置。2,运行行为仿真或时序仿真,区别在于时序仿真引入了延时信息。运行功能仿真选择EDARTLSimulation,下面是仿真波形界面截图:选择EDAGateLevelSimulation则为时序仿真:注意:St
5、ratixIII及其以后的器件,您能选择一个不同温度和电压参数的仿真模型,这个模型包括四个参数:①时序模型是慢速还是高速(fastorslow)②速度等级③工作电压④工作温度;下图为Slow-81.2v85model模型下的时序仿真波形:很明显,仿真考虑了延时信息。
此文档下载收益归作者所有