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时间:2019-05-09
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1、FPGA门级结构及其时序约束与分析基础江苏大学电气信息学院赵不贿1常用设计约束种类时序约束:规范设计的时序行为,表达设计者期望满足的时序条件,指导综合和布局布线阶段的优化方法等。区域与位置约束:主要指芯片I/O引脚位置,以及指导工具在芯片特定的物理区域进行布局布线。其他约束:目标芯片型号、电气特性等。时序约束的作用:提高设计的工作频率;获得正确的时序报告。2几种常见的时序约束的基本概念1.周期与最高频率:通常指时钟所能达到的最高工作频率。2.时钟建立时间tsu:指时钟到达前,数据和使能信号已经准备好的最小时间间隔。3.时钟保持时间th:指能保证有效时钟沿正确采样的数据和使能信号在时钟
2、沿之后的最小稳定时间间隔。4.时钟输出延时tco:指从时钟有效沿到数据有效输出的最大时间间隔。5.引脚到引脚的延时tpd:信号从输入管脚进来到达输出管脚的最大时间间隔。6.Slack:是否满足时序的称谓。正的Slack表示满足时序,负的Slack表示不满足时序。7.时钟偏斜(clockshew):指一个同源时钟到达两个不同的寄存器时钟端的时间差别。3FPGA优势4FPGA优势FPGA之所以流行,关键在于只要通过合适的编程,它就可以实现任意电路。相对于VLSI(超大规模集成电路)和MPGA(掩模可编程门阵列)等定制技术,使用标准FPGA有两个重要的优点:降低一次性费用(NRE)缩短上市
3、时间5一般地,生产第一款芯片的一次性费用需要10万到25万美元,相反,只要对FPGA编程就可以实现用户所需的功能,这样用户就不需要支付一次性费用。这使得FPGA成为中小量产规模电路设计最廉价的实现方法。然而,FPGA也为可编程特性付出了代价。在MPGA(掩模可编程门阵列)和VSLI中,电路时用金属线互联的,FPGA却一定要通过可编程开关来连接电路,这些开关比金属线的电阻大,从而引入的大量的分布电容和寄生电容。实现同一功能,FPGA面积也要比MPGA大得多(约10倍),速度却是MPGA的1/3。由于FPGA市场竞争激烈,FPGA的供应商正努力寻找更好的结构以获得速度和密度上的优势。FP
4、GA优势6FPGA结构7FPGA结构XilinxFPGA芯片的基本结构8FPGA结构(岛形FPGA结构)逻辑单元块连接盒开关盒可编程布线资源被配置成逻辑单元块之间或者从逻辑单元块到输入/输出端口所需要的连接。9FPGA结构FPGA芯片内部H型时钟树结构目的:保证时钟到达不同寄存器的时间同步,必要时采用锁相环10FPGA结构QuartusII中Floorplan及其放大图两条白色的纵向线是其DSP资源,而7条绿色的纵向线是其片内RAM资源,在这之间的浅蓝色部分是数量众多的LE资源11FPGA结构QuartusII中底层查看LE的内部结构图12FPGA结构IOB中一个单元的结构图13SR
5、AM与Flip-Flop门级结构14SRAM结构15实际逻辑电路查找表(LUT)实现方式输入ABCD输出F地址RAM中内容000000000000010000100010000100…0…01111111111基于SRAM查找表的FPGA16×1RAMLUTABCDF&ACDFB16SRAM结构SRAM在FPGA中的功能示例17SRAM结构一个8KB的SRAM内部结构图18SRAM结构CMOS管与NMOS管构成的SRAM存储单元19SRAM结构T2与T3导通时工作原理20Flip-Flop结构21Flip-Flop结构与非门组成的维持-阻塞边沿D触发器22FPGA设计流程23FPGA
6、设计流程FPGA设计流程对设计者对设计工具24FPGA设计流程EDA工具的详细综合流程25FPGA时序路径26从引脚到引脚27几个时序约束的基本概念1.周期和最高频率:指时钟的周期和最高工作频率。2.时钟建立时间:时钟到达前,数据和使能信号已经准备好的最小时间间隔。3.时钟保持时间:指能保证有效时钟沿正确采样的数据和使能信号在时钟沿之后的最小稳定时间。4.时钟输出延时:指时钟有效沿到数据有效输出的最大时间间隔。5.引脚到引脚的延时:指信号从输入管脚进来,穿过组合逻辑,到达输出管脚的延时。CPLD这一时间固定。6.时钟偏斜:指一个同源时钟到达两个不同的寄存器时钟端的时间差别。7.Sla
7、ck称谓。正的Slack表示满足时序,负的Slack表示不满足时序。28从引脚到引脚输入到输出路径示意图29从输入到寄存器30从输入到寄存器输入到寄存器路径示意图31从寄存器到输出32从寄存器到输出输入到输出路径示意图33从寄存器到寄存器34从寄存器到寄存器输入到输出路径示意图35FPGA时序基础36输入延时约束37输入延时约束输入最大延时约束示意图Tsu≤Tclk–最大输入延时38输入延时约束输入最小延时约束示意图Th≤最小输入延时39输出延时约束40输
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