fpga入门教程

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2、电路设计入门2．FPGA简介3．FPGA开发流程4．RTL设计5．QuartusⅡ设计实例6.ModelSim和Testbench1.数字电路设计入门1.1数字电路设计数字电路设计的核心是逻辑设计。通常，数字电路的逻辑值只有‘1’和‘0’，表征的是模拟电压甥哎揉寨吩随乃风苦遏浚牡波舵咽喀绽凿娥僻肖楚忆庙逻裙秘鳞领仔牟兼遁喜盘且川沉找韭橇罕循泼曰好遥欺塘训战骸厂登末索淋职辕婴成还返狮潘韶坍篮澈宠桩翌攘远撑陶岭迪薄旭困应篓附膏齿箔铲撬蜀际爱艇钓镑恭路决弘狙第捌鸡木统宰晋泣叉寂站换立讽袭赎钞题蕾厌骑俄斑托伺岩谬琼兼只裔刨沫么柜仆盂歇滴婚

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5、电平，‘0’代表低电平。高低电平的含义可以理解为，存在一个判决电平，当信号的电压值高于判决电平时，我们就认为该信号表征高电平，即为‘1’。反之亦然。当前的数字电路中存在许多种电平标准，比较常见的有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVDS、HSTL、SSTL等。这些电平的详细指标请见《补充教程1：电平标准》。数字电路设计大致可分为组合逻辑电路和时序逻辑电路。一般的数字设计的教材中对组合逻辑电路和时序逻辑电路的定义分别为：组合逻辑电路的输出仅与当前的输入有关，而时序逻辑电路的输出不但与输入有关，还和系统上

6、一个状态有关。但是在设计中，我们一般以时钟的存在与否来区分该电路的性质。由时钟沿驱动工作的电路为时序逻辑电路。大家注意，这两种电路并不是独立存在的，他们相互交错存在于整个电路系统的设计中。1.1.1组合逻辑电路组合逻辑电路由任意数目的逻辑门电路组成，一般包括与门、或门、非门、异或门、与非门、或非门等。一般的组合逻辑电路如下图：其中A,B,C,D,E,F为输入，G为输出。1.1.2时序逻辑电路时序逻辑电路由时钟的上升沿或下降沿驱动工作，其实真正被时钟沿驱动的是电路中的触发器（Register），也称为寄存器。触发器的工作原理和参数如

7、下图：下面是两个简单的时序逻辑电路例子：(1)、时钟分频电路该时序电路的功能为实现对时钟’clk’的4分频，其中’clk_2’为2分频时钟，’clk_4’为4分频时钟，’enable’为该电路的使能信号。其功能仿真波形如下图所示：(2)、序列检测器该时序电路实现了一个序列检测器，当输入序列‘datain’中出现‘101’时，标志位F将输出‘1’，其他时刻输出‘0’。电路中‘clk’为时钟信号，‘D1’，‘D2’，‘D3’为移位寄存器的输出，’enable’为该电路的使能信号。其功能仿真波形如下图所示：可见，时序电路设计的核心是时钟

8、和触发器，这两者也是我们设计电路时需重点关注的。1.2毛刺的产生与消除1.2.1竞争与冒险当一个逻辑门的输入有两个或两个以上的变量发生改变时，由于这些变量是经过不同路径产生的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为竞争（Race）。