ch1 逻辑综合概述new

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1、第一章基本概念介绍综合，是从逻辑设计到电路实现的第一步。就现有的EDA工具而言，综合就是将RTL级的描述转换成门级网表的过程。一般的综合过程如图1-1所示。综合的输入为RTL设计，经过转换和优化，最后得到优化后的门级网表。图1.1综合流程下面对图1.1中的几个重要概念作一下介绍：1.RTL级设计（RTLDesign）作为综合的输入，RTL级设计指的是用硬件描述语言对设计进行描述得到的RTL级代码。我们知道，描述一个电路可以从不同的层次（如系统级、行为级、RTL级）着手。那为什么会选择RTL级描述作为综合的输入，而不是其他

2、的描述。这是因为并不是所有的语言成分都可以被综合，由此引出一个重要概念：可综合性。（1）可综合性可综合性指的是一个电路描述的综合收敛性，换句话说，一个电路描述在多大程度上可以由EDA软件自动生成合情合理的电路实现。系统级描述基本上不具备可综合性，因为它们过于抽象，因此导致太多的综合随意性，即使勉强综合出来一个结果也很难实用。行为描述提供的是算法，综合器首先需要为算法提供一个结构，这同样存在太多的随意性，需要人类智慧的判断和决策，因此纯行为描述的可综合性也很差。RTL描述的综合性就很好了，而且越往底层综合性就越好。1从上面

3、可以看到，可综合性与电路描述的抽象程度密切相关，越抽象的描述可综合性越差，越趋向于结构化的描述可综合性越好。在电路设计实践中，我们总是从抽象的系统级描述或行为描述开始，用仿真工具验证顶层设计的合理性。这个阶段定义顶层各个功能块的外特性，但还没有功能块的内容，因此不进行综合。设计工程师从系统工程师手中接到顶层功能块的外特性，并开始着手设计它的RTL内容。在RTL设计中，就要充分考虑描述的可综合性问题，因为综合的对象是RTL级描述程序。（2）可读性可综合性表达的是源代码与计算机之间沟通的容易程度和准确程度，而可读性表达的是源

4、代码与人类之间的沟通程度。从可读性和可综合性两个角度来看，RTL描述作为电路设计的最终描述是合适的。在工业环境中，当我们讨论综合时，通常指的是RTL描述的综合。2.优化后的门级网表（OptimizedGate-levelNetlist）网表是对用户所提出的面积和速度指标的一种体现方式。产生门级网表的过程：根据优化的布尔描述、工艺库和设计者设置的约束条件，输出一个优化后的网表，该网表的结构是以工艺库单元为基础而建成的。工艺库中存有大量的单元，它们在功能上相同，但可以在速度和面积两者之间权衡。（1）约束条件（constrai

5、nts）设计工程师为优化输出和工艺映射的需要，必须规定必要的约束条件，如面积、速度、功耗、可测性等，以实现对设计的控制。a.面积约束条件（area）在将设计转换成门级电路时，通常要加面积约束条件。这一个设计指标也是综合过程中进行优化的依据之一。多数的综合工具允许设计者按工艺库中门级宏单元所用的单位来指定面积的约束条件。如果用等效门作为测量单位，那么面积约束条件即可用门的个数来描述。一旦确定了面积约束条件，在综合时，就将该条件通知综合工具，综合工具利用各种可能的规则和算法，尽可能地减少该设计的面积。b.时间延时约束条件（T

6、iming）时间延时约束条件最常用的描述方法是指定输入输出的最大延时时间。用延时条件来引导优化和映射，对设计电路来说是相当困难的任务。有时为了对所设计的每个节点进行延时计算，还应进行静态时序分析。也就是说，根据网表中每个连接元件的延时模型，对节点进行定时分析，给出最好和最坏的延时情况，然后检查电路所有的延时约束条件是否满足要求。如果符合延时约束要求，就可以进行工艺映射，进行器件实现了。（2）工艺库（technologylibrary）工艺库就是生产线所提供的全部标准器件模型。映射就是用工艺库提供的器件实现源代码描述的逻辑

7、功能1。如前所述，网表中的全部器件都携带有必须的工业参数，以便在生产线上加工时使用。由于不同生产线的加工环境不同，各种标准器件（如与非门、或非门等）的工业参数会有差异，因此，每个生产线都必须向市场提供自己的库。换句话说，设计单位准备在哪条生产线上投片就必须使用该生产线的库进行综合。不同工艺线的工艺技术是不同的，如0.25微米技术和0.13微米技术，因此即使同一个工厂的不同工艺线使用的工艺库也是完全不同的。（3）设计工具库（DesignWareLibrary）设计工具库由设计工具基本单元组成。这些基本单元是一些可重用的知识

8、产权模块的集合，与Synopsys综合环境紧密结合。利用这些基本单元可以得到一个更好的综合结果、提高效率、减少设计和工艺风险和提高设计的重用率。3.综合工具（Synthesistools）尽管综合工具生成的门级电路在某些性能方面也许不如电路设计专家手工设计出的结果，但是我们仍然坚持尽可能地使用综合工具，因为在设计时间