数字集成电路报告

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1、--数字集成电路设计实验报告数字集成电路设计实验指导该实验分为三个阶段：阶段一、行为设计和行为仿真（HDL）实验12进制计数：用数字集成电路设计方法设计一个带有异步清零端的四位---器任务：设计该四位2进制计数器的verilog源程序并进行功能仿真，要求有编写好的源程序及仿真波形图。可使用QuartusII或Cadence设计软件进行设计。实验准备：1、选择开始>程序>Altera>QuartusII8.0，运行QuartusII软件。2、选择File>NewProjectWizard，新建一个工程。3、在Introdu

2、ction中点击next。4、指定工作目录。5、指定工程和顶层设计实体名称。6、点击2次next。7、选择FPGA器件：选择CycloneII，在Speed选项中选择8，并在Availabledevice列表框中选择EP2C35F672C8，并点击next。8、点击Next，出现EDA工具设置选项。不选用第三方工具，照图设置，点击Next后，再点击Finish，工程文件建立结束。9、点击File>New，新建一个HDL文件。10、按照设计要求，在新建的HDL文件中编写程序。源程序：modulec4(clk,clr,out

3、);inputclk,clr;outputreg[3:0]out;always@(posedgeclk)beginif(clr)out=0;elseif(out<16)out=out+1;elseout=0;endendmodule如图：---1---11、代码书写结束后，选择Processing>StartCompilation对编写的代码进行编译，直到编译通过。12、编译通过后，选择File>New，在弹出的对话框中选择VectorWaveformFile，并点击OK，建立一个波形文件。点击File>Save，在弹出

4、的对话框中点击OK即可。13、在波形文件中点击鼠标右键，选择InsertNodeorBus，在弹出的对话框中点击NodeFinder，在新弹出的对话框中的Filter中选择Pins:all，然后点击List，这样在NodesFounder区域就会出现先前HDL文件中定义的输入、输出端口，然后再点击>>，选择OK即可，然后在InsertNodeorBus对话框中也选择OK。14、对加入到波形文件中的输入端点，进行输入波形设置，然后点击Processing>StartSimulation，在弹出对话框中点击Yes。系统开始仿

5、真。功能仿真和时序仿真的选择是在Processing>SimulatorTool中进行设置。当进行功能仿真时SimulationMode选择Functional，并点击右侧按钮生成功能仿真网表；时序仿真SimulationMode选择Timing。实验结果：---2---阶段二、综合（synthesis）流程实验2：对异步清零四位2进制计数器进行逻辑综合以及时序仿真1、实验准备DesignCompiler工具软件可通过两种界面运行（1）命令行界面，键入dc-shell-xg-t；（2）图形用户界面（GUI），键入desi

6、gn_vision本次实验运用GUI模式。verilog源文件和foundry提供的库文件verilog源文件--步骤1中的四位2进制计数器。lib库--用于设置综合时所要映射基本逻辑单元库（与门、非门、寄存器等）。symbol库--为指定的符号库，定义了单元电路显示的Schematic的库。2、运用designcompiler进行逻辑综合1）键入design_vision命令启动用户图形界面---3---层次设计窗口信息命令执行信息窗口命令栏2）选择主菜单File->Setup，设置综合时所要映射的逻辑单元库文件.db

7、以及符号库文件.sdb---4---?单击此处添加文本3）选择File->Analyze，使用Add添加verilog设计输入文件4）选择File->Elaboration，分析设计模型，进行综合前预处理---5---CreateDesignSchematic命令执行信息窗口显示了使用的寄存器信息和清零端信息（AR：Yasynchronousreset）Createsymbolview还可点击Createsymbolview生产元件符号5）选择Attributes->SpecifyClock，设定时钟---6---clk

8、时钟周期为10ns,duty50%还可在Attributes->OperationEnvironment下设定输入延迟、驱动能力、连线负载等其他参数。6）选择Attributes->OptimizationConstraints–>DesignConstraints，进行综合过程的条件约束设置。面积优化到最小还可在A