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1、河北大学xxxx届本科生VHDL硬件实验论文(设计)硬件描述语言期末实验报告题目:硬件描述语言实现秒表功能姓名xxxx学号xxxxxxxxxx年级专业xxxxxxxxxxxxx指导教师xxxx2012年6月20日3河北大学xxxx届本科生VHDL硬件实验论文(设计)河北大学本科生VHDL硬件实验论文(设计)硬件描述语言实现秒表功能摘要应用VHDL语言设计数字系统,很多设计工作可以在计算机上完成,从而缩短了数字系统的开发时间。我们尝试利用VHDL为开发工具设计数字秒表。秒表的逻辑结构较简单,它主要由十
2、进制计数器、六进制计数器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲,除此之外整个秒表还需有一个启动信号,暂停信号和一个清零信号,以便秒表能随意停止及启动。关键词:VHDL语言数字秒表时序仿真图3河北大学xxxx届本科生VHDL硬件实验论文(设计)目录一、实验目的…………………………………………………………1二、硬件要求…………………………………………………………1三、引脚说明…………………………………………………………1四、模块介绍………………………
3、…………………………………24.1.计数器(六、十进制)…………………………………………24.2.蜂鸣器……………………………………………………………24.3.译码器……………………………………………………………34.4.控制器……………………………………………………………4五、整体连接图………………………………………………………5六、实验结果…………………………………………………………6七、实验总结…………………………………………………………6八、谢辞……………………………………………………………
4、…7九、附录………………………………………………………………73河北大学xxxx届本科生VHDL硬件实验论文(设计)3河北大学xxxx届本科生VHDL硬件实验论文(设计)一实验目的学习使用VHDL语言,以及EDA芯片的下载仿真。二硬件要求(1)主芯片EPF10K10LC84-4。(2)蜂鸣器。(3)8位八段扫描共阴极数码显示管。(4)二个按键(暂停,开关)。三引脚说明3.1引脚设置端口类型端口名数据类型说明inclk,pause_clk,std_logic时钟信号stop开始,清零按钮outa,b,
5、c,d,e,f,g,dpstd_logic各个显示灯的连接sr_out蜂鸣器d1,d2,d3,d4,d5,d6控制数码管的信号3.2信号说明signalq:std_logic_vector(3downto0);--q是用于分频的信号。signalstate:std_logic_vector(3downto0);--state为状态信号,state为1时为暂停记录状态,为0时为正常显示计数状态。signalled:std_logic_vector(3downto0);--led为数码管扫描信号,通过对
6、d1~d6的选择使数码管发光。14河北大学xxxx届本科生VHDL硬件实验论文(设计)signaldata,data1,data2,data3,data4,data5,data6,data7,data8:std_logic_vector(3downto0);--data1~data8这些信号为计数器所记录的数值,data为传入译码器的变化值。signalpause1,pause2,pause3,pause4,pause5,pause6:std_logic_vector(3downto0);--这些信
7、号为实现暂停功能寄存信号。signaloutput:std_logic_vector(6downto0);--output为译码输出的信号总线。signalsound:std_logic_vector(3downto0)--sound为蜂鸣器的输入分频器。signalsound_sout:std_logic_vector(15downto0);--data1~data4的总线。signalsound_star:std_logic;--为蜂鸣器输入频率的开关。四模块介绍时钟的设计共化分为5个模块:六进
8、制计数电路,报时电路,扫描电路,译码电路。下面具体分析各个模块的原理、内容和功能。4.1计数器if(count=X)then--‘X’为进制数,为5即为6进制,为9就是10进制。count<="0000";next_count_clk<='1';--为下一个计数器的时钟信号输入。elsecount<=count+'1';--实现计数功能。next_count_clk<='0';endif;4.2蜂鸣器process(data6,data5,data4,data3,da