数字电子技术基础（哈尔滨工程大学）quartus常见错误

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1、Quartus常见错误1:看看警告：itconflictswithQuartusIIprimitivename,实体名和QUARTUS的保字冲突,楼主把实体名改一下就行了。有很多这种名字都不能乱起的比如or2and2啥的。为什么还提示aError:Top-leveldesignlentity〃and2〃islundefinedlibraryieee;useieee.std_logic_1164.all;entitvKufeMlisport(a,b:instd_logic;yQutstd_logic);endand2;architccturcemd2_

2、lofemd2beginy<=anandb;endand2_l;is在设置里已经设定top-level怎么还是报错啊！entity为and2了标题：关于quartus中模块的引用2009-05-2717:10:35quartus中一个工程中可包含一个顶层模块，多个子模块，通过顶层模块引用子模块。1:顶层模块的实体名必须与建立工程时的实体名一致，否则编译时会出错，如下Error:Top-leveldesignentity"AND"isundefined2,多个实体文件建立后在quartus界面左边的工程文件夹中找到要作为顶层文件的文件点击右键设置为顶层

3、文件3.所有文件设置好后再进行编译，单独编译某个文件的话肯定错误很多。里面有一个调用模块的例子，书中间的子模块命名为NAND编译时不能通过，后來改个名字NAND11就通过了，难道NAND是关键词不可用来命名？错误为：Top-leveldesignentity”^rojectName'*月我已经把项目名称和顶层设计的名称设为一样的而R有时候出现这样的情况，有时候又不出现这样的情况例如下面这个例子〃与非门行为描述module^^(inl,in2,out);inputini,in2;outputout;〃连续赋值语句assignout=~(inl&in2)

4、;endmoduleundefinec我建工程后就会提示Top-leveldesignentity这个例子是从电子书上直接拷贝过来的，我很好奇的是有的例子可以运行，有的例子不可以。我先创建一个Verilog文件，然后保存成工程，工程名字和顶层文件名字一样的。问题解决了。原來定义实体的名称必须与项目顶层文件名称相同。难怪有时候出现有时候又不出现这个问题咧。2009-10-1717:16l.Foundclock-sensitivechangeduringactiveclockedgeattime〈time>onregister原因：vectorsourc

5、efile中时钟敏感信号（如：数据，允许端，清零，同步加载等）在吋钟的边缘同吋变化。而时钟敏感信号是不能在吋钟边沿变化的。其后果为导致结果不正确。措施：编辑vectorsourcefile2.VerilogHDLassignmentwarningattomatchsizeoftarget（〈number>原因：在HDL设计中对目标的位数进行了设定，如:reg[4:0]a;而默认为32位，将位数裁定到合适的大小措施:如果结果正确，无须加以修正，如果不想看到这个警告,可以改变设定的位

6、数2.Allreachableassignmentstodata_out(10)assign'O',registerremovedbyoptimization原因:经过综合器优化后，输出端口己经不起作用了3.Fo11owing9pinshavenothing,GND,orVCCdrivingdatainport一一changcstothisconncctivitymaychangcfittingresults原因:第9脚，空或接地或接上了电源措施:有时候定义了输岀端口，但输出端直接赋'0，，便会被接地，赋'1'接电源。如果你的设计中这些端口就是这样用

7、的，那便可以不理会这些warning4.Foundpinsingasundefincdclocksand/ormemorycnablcs原因：是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的elk管脚,而此管脚没有时钟约束,因此QuartusII把“elk”作为未定义的时钟。措施:如果elk不是时钟,可以加"notclock,,的约束；如果是，可以在clocksetting当中加入；在某些对时钟耍求不很高的情况下，可以忽略此警告或在这里修改:Assign

8、ments>Timinganalysissettings...>Individualclocks.5.Tim