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1、哈尔滨理工大学软件学院课程设计报告课程题目班级专业数字电路与数字系统多功能数字钟设计集成三班集成电路设计与集成系统学生学号1314020301陈东升1314020302鲍振鑫1314020328杨琪1314020331张龙1314020332张小成指导教师崔林海2015年03月10日1.课程设计目的(1)具有基本计时功能.-aif(2)闹钟功能，闹钟时间可调，闹钟自己到一定时间可停，中途可以通过按键停止。2.课程设计题目描述和要求(1)设计一个有“时”、“分”、“秒”(12小时59分59秒)显示，且有校时功能的电子钟；(2)用中小规模集成电路组成电子钟，并在实验箱上进行组装
2、、调试；(3)画出框图和逻辑电路图，写出设计、实验总结报告；3.设计思想和设计内容数字时钟设计总体设计方案中各模块的主要功能如下：闹钟控制器模块：通过有限状态机(FSM)的方式来实现。估计设计要求及端口设置，需要五个状态来实现：SO：表示电路初态即正常时钟计数状态，完成计时功能；S1：接收预置数字输入状态。在状态SO时用户按下“key”后进入此状态。在此状态下，显示屏上显示的是用户预置的数字。S2：设置新的闹钟时间。在状态S1时用户按下"alarm”键后进入此状态。S3：设置新的计时器时间。在状态S1时用户按下“time”键后进入此状态。S4：显示闹钟时间。在状态SO时用户
3、直接按下“alann”键后进入此状态。在此状态下，显示屏上显示的是所设置的闹钟时间。注意：在此状态下，用户按下“alarm"键后，显示屏上保持显示闹钟时间，经过一段时间以后，再返回状态SO显示计时器时间。预置寄存器模块：这是一个预置数字产生器和移位寄存器的结合体。闹钟寄存器模块：在闹钟上升沿同步下，根据load_new_a端口的输入信号控制alarm_time端口的输出。分频模块：将clk_in端口输入的时钟信号分频后送给clk_out端口。时间计数模块：由分频电路的clk_out输出提供1Hz的计数脉冲，实现秒分时的计时。显示驱动模块：根据三个位选信号的动态扫描，让数码管
4、点亮并显示时间和预置数。顶层模块：调用以上所有模块，完成实验设计。1.Verilog代码moduleww(clk,led,secondO,second1,minO,min1,hourO,hour1,alaout,tiao,madd,hadd,ahadd,amadd,stop,ala);inputelk,stop,tiao,hadd,madd,ahadd,amadd,ala;outputregled,alaout;reg[25:0]a,i,j;reg[3:0]sO,sl,m0,m1,hO,h1,ah0,ah1,am0,aml,bm0,bm1,bhO,bh1;outputreg
5、[6:0]secondO,second1,min0,min1,hour0,hour1;reg[6:0]shu[9:0];always@(posedgeclk)/"ishimokuaibeginif(tiao==0)begina<=a+1;if(a==49999999)//lsbegina<=0;sO<=sO+1;led二〜led;endelseif(s0==10)//10sbegins0<=0;sl<=sl+l;endelseif((sO==O)&&(s1==6))//(59+l)sbegins0<=0;sl<=0;m0<=m0+1;endelseif(m0==10)//l
6、minbeginm0<=0;mlv=ml+l;endelseif((mO==O)&&(m1==6))//(59+l)minbeginhO<=hO+1;m0<=0;ml<=0;endelseif(h0==10)//(9+l)hbeginhlv二hl+1;h0<=0;endelseif((h0==4)&&(h1==2))//(23+l)hbeginh1v=0；h0<=0;endendelsebeginmO<=bmO;ml<=bml;hO<=bhO;hl<=bhl;endendalways//xianshimokuaibeginif((ala==0)&&(tiao==0))//z
7、hengchangjishibeginshu[0]=8'b1000000;shu「l]二8'bllllOOl;shu[2]=8,b0100100;shu⑶=8*60110000;shu[4]=8,b0011001;shu[5]=8'b0010010;shu⑹=8^0000010;shu[7]=8,bllll000;shu⑻=8^0000000;shu[9]=8'b0010000;case(sO)4'bOOOO:secondO=shufO];4'b0001:secondO=shu[l];4'b0010:second0
