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1、设计的CMOS计数器与传统的计数器的比较聂爱球（江西省交通设计院南昌330002）摘要：设计了高速宽频CMOS可编程计数器，并且模拟电路仿真上和芯片上的测量结果已经证实了它是可以执行的。新的重载结构和采用简单电路设计的用三个最低有效位触发的触发器的使用能够使设计的计数器的处理速度提高，而且跟计数器级数无关。设计的计数器和传统的计数器用相同的芯片制造，使用一个0.6μm的三相金属的CMOS技术。测量结果显示被设计的计数器和传统的计数器都有六级,它们的工作频率分别是1.34GHz和930MHz.关键字：信息工程；CMOS集成电路,分频,高速600前言在现代的通信系统中,频
2、率合成器是用一个固定的低频输入生成一个高频输出。频率合成器的性能通常是被分频器和压控振荡器限制（VCO）[1].传统的高速分频器用砷化镓或BiCMOS[2][3]技术实现.最近,各种不同的CMOS高速分频器[1][4][6]出现了。然而多数高速分频器的频率分频数的可编程性被限制在2个频率值.这些分频器被称为对偶-系数预定标器。另一方面,宽频分频器又称为N分频有编程功能的分频器。它的分频值从2到任意整数N，依赖触发器级数。然而，它的运算比对偶-系数预定标器的更慢，因为它的程序电路太复杂。1传统的计数器[1]可编程的N分频计数器常用一个任意整数N（N>=2)实现对时钟频率
3、的分频。图1的方框图展示了传统的可编程的N分频计数器，这个计数器有六个计数级和EOC(计数的结束)控制电路。分频的数值N取决于6位的输入（从IN1到IN6），在这里N=INi2i-1).图1传统的N分频高速计算器由于重载过程限制了运行速度,RELOAD信号被用于产生设定(STi)和重新设定(RSTi)触发信号(i=1,2….6).在图1中的计数器的最大的速度受限于EOC控制模块图2中的FF0的启动时间。限制在一个时钟周期(TCLK)内一个信号，必须穿过FF1,条件：这里TC_Q0是到Q0的FF0延迟时钟。Treload是从Q0通过ST、RST信号生成模块,Qi(i=1
4、;2;...;M)[1]延时的。电路模拟仿真显示TC_Q0是0.44ns。Treload是1.01ns，并且TQM_D0随着计数器的级数M的增加而增加。NAND1,NOR3在下一个上升沿之前至少一个启动时间内完成（TFF0启动）。见公式：TCLK>TC_Q1+TNAND1+TNOR3+TFF0setup（1）这里TC_Q1是时钟到Q1的FF1延时，TNAND1;TNOR3分别是第一个与非门和第3个或非门的延迟时间，从电路模拟仿真上看,TC_Q1;TNAND1;TNOR3,和TFF0setup的计算值分别是0.46,0.12,0.21和0.28ns,因而时钟周期TCLK
5、必须大于1.07ns才能和935MHZ的时钟频率(1/TCLK)相匹配。如果计数器的级数M增加到大于6，图2中的第2个或非门的输入量将增加到M≥4(QM;QM_1;...;Q5)，这是由于从QM到D0通过NOR2,NAND2,和NOR3(TQM_D0)3个门的信号的延迟增加了。在这种情况下，输入的时钟周期TCLK必须增加来满足下面的最大频率[1]随M的增加而减少，因为EOC控制电路的延迟。图2EOC控制电路图2高速N频分计数器有6级的高速N分频计数器的电路图如图3（a）所示。那个电路基本上是用六个触发器的串联连接。FF1的作用也相当于一个触发器因为在倒记数操作中被置为
6、高电平。预先设定的除数数值N由逻辑控制电路产生的置位和复位信号载入。60图3(a)设计的高速N分频计算器(b)控制逻辑电路图为了要提高操作速率,一个没有置位和当M大于6时,NOR2门被扩大为一个和最大扇入数为3的与非门或者或非门的串级,RELOAD信号在减计数操作倒数第2个时钟周期被激发到高电平，然而,如果当IN1,IN2,IN3为0时会自动复位到0，如图4所示。不满足（2）式中的条件,那么RELOAD信号将在减计数操作第一个时钟周期被提前激发。在这种情况下，电路就没有完成N分频操作。从（1）和（2）计算的最大的操作频率(1/TCLK)和电路模拟仿真中不同的M值。最大
7、操作频率将低于由（1）和（2）所计算的值.传统的计数器的方程产生置位和复位信号。复位功能的简单的触发器(F/F)被作为FF1最低有效位(LSB)同样FF2和FF3也没有用复位功能。与传统的计数器类似，在FF4，FF5，FF6中也有置位和复位功能。所有的触发器都是由互补型半导体金属氧化（CMOS）传送门电路组成的。附加了置位或者复位的触发器增加了电路的复杂性。电路模拟仿真显示上述的三种类型的触发器在配有5V电压时的操作时钟频率的最大值分别是1.6,1.2,和1.1GHZ。控制逻辑模块的电路图如3（b）所示。对计数器的正常运算有各种时间限制。这个计数器的
