同步计数器的设计

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1、成绩：实验报告课程名称：数字逻辑实验项目：同步计数器的设计姓名：池峰专业：计算机科学与技术班级：计算机07-05学号：10040070532计算机科学与技术学院实验教学中心2011年12月01日哈尔滨理工大学计算机科学与技术学院实验教学中心实验报告实验项目名称：同步计数器的设计一、实验目的1.掌握同步计数器的逻辑功能及应用；2.学会利用VerilogHDL;二、实验内容试设计一个三位二进位加1同步计数器（摸8），其步骤如下：1.根据逻辑要求写出计数器的状态转移表；2.根据状态转移表写出输出方程和激励方程；3.在MAX+PLUSII图形编辑窗口，调出7474正边沿触发的双D触

2、发器元件及所需的逻辑门，然后根据输出方程连接电路，检查与编辑、平面配置、编辑、波形仿真或下载调试。三、实验用设备仪器及材料计算机、力浦LP-2900逻辑设计实验平台四、实验原理及连线哈尔滨理工大学计算机科学与技术学院实验教学中心实验报告五、实验程序moduleCKF(cp,reset,q,z,ledcom);inputcp,reset;output[2:0]q;outputz,ledcom;regz;assignledcom=1;always@(posedgecp)beginif(!reset)beginq<=0;z<=0;endelsebeginif(q!=3'b111)

3、beginq<=q+1;z<=0;endelsebeginq<=0;z<=1;endendendEndmodule六、实验结果分析哈尔滨理工大学计算机科学与技术学院实验教学中心实验报告1、仿真结果2、下载实验现象1.cp在上升时，q2,q1,q0都为0时，q2+1,q1+1为0，q0+1为1时，z不亮；2.cp在上升时，q2,q1都为0时，q0为1时，q2+1,q0+1为0，q1+1为1时，z不亮；3.cp在上升时，q2,q0都为0时，q1为1时，q1+1,q0+1为1，q2+1为0时，z不亮；4.cp在上升时，q0,q1都为1时，q2为0时，q1+1,q0+1为0，q2+

4、1为1时，z不亮；5.cp在上升时，q0,q1都为0时，q2为1时，q2+1,q0+1为0，q1+1为0时，z不亮；6.cp在上升时，q2,q0都为1时，q1为0时，q2+1,q1+1为1，q0+1为0时，z不亮；7.cp在上升时，q2,q1都为1时，q0为0时，q2+1,q0+1，q1+1为1时，z不亮；8.cp在上升时，q2,q1，q0为1时，q2+1,q0+1，q1+1为0时，z亮；哈尔滨理工大学计算机科学与技术学院实验教学中心实验报告