eda实验五数字秒表的设计实验报告王炜20150414

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1、电气与信息工程学院电子设计自动化实验报告实验五数字秒表的设计指导老师：谭会生老师学生姓名：王炜班级：电子信息1202学号：12401720207实验时间：2015-04-28实验五数字秒表的设计1.实验目的（1）熟悉QUARTUS2软件的基本使用方法。（2）熟悉EDA实验开发系统的基本使用方法。（3）学习VHDL基本逻辑电路的综合设计应用。2.实验内容设计并调试好一个计时范围为0.01s~1h的数字秒表，并用EDA实验开发系统（事先应选定拟用的实验芯片的型号）进行硬件验证。3.实验要求（1）画出系统的原理框图，说明系统中各主要组成部分的功能。（2

2、）编写各个VHDL源程序。（3）根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。（4）根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。（5）记录系统仿真、逻辑综合及硬件验证结果。（6）记录实验过程中出现的问题及解决办法。4.实验设计1）系统原理框图系统设计思路：首先获得一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。其次，除了对每一个计数器需设置清零信号输入外，还需为六个计数器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制开关。因此数字秒表可由一个分频器、四个十进制计数器（1/1

3、00s、1/10、1s、1min）以及两个六进制计数器（10s、10min）组成，如图5-1所示。6个计数器中的每一个计数器的4位输出，通过外设的BCD译码器输出显示。图5-1中，6个4位二进制计数器输出的最小显示值分别为：DOUT[3..0]->1/100s、DOUT[3..0]->1/100s、DOUT[7..4]->1/10s、DOUT[11..8]->1/1s、DOUT[15..12]->10s、DOUT[19..16]->1min、DOUT[23..20]->10min等。图5-12）VHDL程序电路均采用VHDL文本输入，有关VHDL

4、程序如下：3MHz—>100Hz分频器的VHDL源程序：--CLKGEN.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCLKGENISPORT(CLK:INSTD_LOGIC;NEWCLK:OUTSTD_LOGIC);ENDENTITYCLKGEN;ARCHITECTUREARTOFCLKGENISSIGNALCNT:INTEGERRANGE0TO10#29#;BEGINPROCESS(CLK)ISBEGINIFCLK'EVENTANDCLK='1'THENIFCNT=10#29#THENCNT

5、<=0;ELSECNT<=CNT+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(CNT)ISBEGINIFCNT=10#29#THENNEWCLK<='1';ELSENEWCLK<='0';ENDIF;ENDPROCESS;ENDARCHITECTUREART;六进制计数器的VHDL源程序：--CNT6.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT6ISPORT(CLK:INSTD_LOGIC;CLR:INS

6、TD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDENTITYCNT6;ARCHITECTUREARTOFCNT6ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR,ENA)ISBEGINIFCLR='1'THENCQI<="0000";ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI="0101"THENCQI<="0000";E

7、LSECQI<=CQI+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK,CQI)ISBEGINIFCLK'EVENTANDCLK='1'THENIFCQI<"0101"THENCO<='0';ELSECO<='1';ENDIF;ENDIF;ENDPROCESS;CQ<=CQI;ENDARCHITECTUREART;十进制计数器的VHDL源程序：--CNT10.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;E

8、NTITYCNT10ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ: