基于uvm的一种总线监控电路的验证技术研究

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2、科技大学或其它教育机构的学位或证书而使用过的材料。与我同工ｆ作的同事对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。一。学位论文若有不实之处，本人承担切法律责任么接如扛、：：日期本人签名斗西安电子科技大学关于论文使用授权的说明目本人完全了解西安电子科技大学有关保留和使用学位论文的规定，Ｐ：研巧生在校攻读学位期间论文工作的知识产权属于西安电子科技大学。学校有权保留送交论文的复印件，允许査阅、借阅论文；学校可公布论文的全部或部分内容，允许采用影印、缩印或真它复制手段保存论义。同时本人保证，结合学位论文

3、研究成果完成的论技。文、发明专利等成果，名电学署单位为西安子科大。保位后用书密的学论文在＿年解密适本授权為；签：导师名玉本人签名寻＇＾言如矣合：：日日期期学校代码10701学号1311122943分类号TN82密级公开西安电子科技大学硕士学位论文基于UVM的一种总线监控电路的验证技术研究作者姓名：朱毅领域：软件工程学位类别：工程硕士学校导师姓名、职称：宣荣喜教授企业导师姓名、职称：郭蒙高工学院：微电子学院提交日期：2015年2月ThebusmonitorcircuitverificationtechniquebasedonU

4、VMAthesissubmittedtoXIDIANUNIVERSITYinpartialfulfillmentoftherequirementsforthedegreeofMasterinSoftwareEngineeringByZhuYiSupervisor:XuanRongxiProfessorGuoMengSeniorEngineerFebruary2015摘要摘要芯片设计复杂度不断加大，验证在研发周期中占据着比设计更多的工作量，同时由于研发速度加快，芯片研发周期不断缩小，有效缩短验证时间、提高验证效率成为芯片研发的重中之重，亦成为亟待解决的问题，受

5、到业界的高度重视。基于此，本文重点研究基于UVM的一种总线监控电路的验证技术。基于对总线监控电路验证的需求分析及不同应用场景，制定了总线监控电路的验证策略和验证方法，完成了验证平台的逻辑结构设计。借助sequence机制、phase机制等UVM关键技术，使用SystemVerilog验证语言设计了序列发生部件、驱动器部件以及监控器部件等验证单元，验证单元集成的验证平台可将测试激励的产生与驱动分离，减少了验证平台出错的几率，实现了激励注入、验证结果对比打印、验证环境自动运行、待测设计的行为精确控制等功能。依据总线监控电路的功能点分布及提取结果，设置了基本资源测

6、试、总线监控消息轮询功能测试以及详细功能测试等四类共计102条验证用例。使用定向数值测试与随机测试相结合的方法对总线监控电路仿真验证，自动生成覆盖率报告，报告分析结果表明，总线监控电路的验证平台功能正确，设计符合要求。总线监控电路的功能覆盖率达到了100%，代码覆盖率达到了97.03%，达到了验证所要求的指标。相比传统验证平台，验证用例的设置减少了30%，验证时间减少了约20%，本验证平台可复用到系统级或其他子系统的验证平台，可有效地减少验证时间，提升工作效率。关键词：UVM，验证方法学，SyetemVerilog，验证平台IABSTRACTABSTRACT

7、Thecomplexityofchipdesigncontinuestoincrease,andverificationoccupiesmoreworkloadthanthedesignpart.Astheaccelerationofresearchandthecontinuousshrinkofchipdevelopmentcycles,minimizingtheverificationtimeandimprovingverificationproductivityhavebecomeaseriousproblemtobesolved,whichisatt

8、achedgreatimportancebythei