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时间:2019-03-17
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1、中图分类号:TP391论文编号:102870416-S012学科分类号:080902硕士学位论文高性能并行十进制乘法器的研究与设计研究生姓名王书敏学科、专业电路与系统研究方向数字系统设计与计算机应用指导教师崔晓平副教授南京航空航天大学研究生院电子信息工程学院二О一五年十二月NanjingUniversityofAeronauticsandAstronauticsTheGraduateSchoolCollegeofElectronicandInformationEngineeringResearchandDesignofHighPerform
2、anceParallelDecimalMultiplierAThesisinElectronicsandTechnologybyWangShuminAdvisedbyAssociateProf.CuiXiaopingSubmittedinPartialFulfillmentoftheRequirementsfortheDegreeofMasterofEngineeringDecember,2015承诺书本人声明所呈交的硕士学位论文是本人在导师指导下进行的研究工作及取得的研究成果。除了文中特别加以标注和致谢的地方外,论文中不包含其他人已经发表
3、或撰写过的研究成果,也不包含为获得南京航空航天大学或其他教育机构的学位或证书而使用过的材料。本人授权南京航空航天大学可以将学位论文的全部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描等复制手段保存、汇编学位论文。(保密的学位论文在解密后适用本承诺书)作者签名:日期:南京航空航天大学硕士学位论文摘要随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE754-2008浮点运算标准也添加了十进制算术运算规范。采用硬件实现十进制算术运算正在成为趋势,硬件十进制乘法器也是国外一直关注
4、的热点。论文对硬件实现并行十进制乘法的部分积产生、部分积压缩和最终积产生三个模块进行深入的分析与研究,设计了一种基于有符号基-10编码的16×16十进制位(digit)并行十进制乘法器。在十进制部分积产生模块,采用有符号基-10编码将部分积的数目减少一半,采用本文提出的推测性十进制加法器加速3倍被乘数倍数(3X)的产生。十进制部分积压缩模块采用由十进制3:2压缩器构成的压缩树将部分积压缩至两行,基于BCD-4221编码的1位十进制3:2压缩器包括一个4位二进制进位保留加法器和一个BCD-4221至BCD-5211的编码转换电路。利用BCD-
5、4221编码的冗余特性对编码转换电路进行优化设计,降低压缩模块的复杂度及延迟。最终积产生模块采用本文提出的有条件推测性十进制加法器快速得到乘积。在分析二进制和十进制加法器结构的基础上,论文完成了推测性十进制加法器和有条件推测性十进制加法的优化设计。分析比较两种提出的十进制加法器的结构特点与性能,并将其应用于并行十进制乘法器的设计中。论文完成了并行十进制乘法器从整体结构到各个子模块的设计、可综合代码的编写、仿真综合等一系列工作。采用VerilogHDL完成所有设计,在Modelsim平台上进行功能仿真与验证,在Nangate45nmCMOS标
6、准工艺库下,用DesignCompiler进行综合得出16×16-digit并行十进制乘法器的面积与延时数据。实验结果表明,本文设计的基于有符号基-10编码的16×16-digit并行十进制乘法器的性能得到有效的改善。关键词:十进制,二-十进制编码,十进制乘法器,十进制加法器i高性能并行十进制乘法器的研究与设计ABSTRACTHardwaresupportsfordecimalarithmeticbecomemoreandmoreimportantduetothedemandofhighaccuracycomputationincommer
7、cialcomputing,financialanalysis,andotherapplications.Newspecificationsfordecimalfloating-pointarithmetichavebeenaddedtotherevisedIEEE754-2008standard.Thehardwareimplementationofthedecimalarithmeticisbecomingatrendandtheresearchondecimalmultiplierisahotspot.Theparalleldecim
8、almultipliermainlyincludesthreekeymodules:decimalpartialproductgeneration,decimalpartialp
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