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《数电— 4位并行乘法器的电路设计与仿真》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、题目：4位并行乘法器的电路设计与仿真功能要求：1.实现4位并行乘法器的电路设计;2.带异步清零端；3.输出为8位；4.单个门延迟设为5ns。设计要求v使用Verilog语言寄存器传输级（RTL）方法描述电路；v使用testbeach方法验证电路；验证要求计算总时延等。v开发环境选用Modelsim6.5b；v文档：分析文档、设计文档、测试文档、代码和总结。v设要有完整的组合逻辑电路设计步骤；v每一步骤完成要正确合理；v设计电路时分模块测试。时间安排v分析设计阶段：周一至周二上午；v代码编写阶段：周二下午至周三；v代码测试优化阶段：周四；v仿真分
2、析及总结：周五上午；v验收：周五下午。验收标准v文档齐全（20分）。注：无文档不可以进行下一步。v仿真结果正确，回答问题正确。（50分）v课程设计报告。（30分）一、分析A3A2A1A0与B3B2B1B0相乘，按乘法规则进行计算如下：A3B0A2B0A1B0A0B0A3B1A2B1A1B1A0B1A3B2A2B2A1B2A0B2+A3B3A2B3A1B3A0B3Y7Y6Y5Y4Y3Y2Y1Y0每一列相加均采用全加器，最直接的方法是采用一位全加器，也可采用超前进位加法器，相对延迟会更短。采用一位全加器，有两种算法，第一种为每两列相加，每一行加法器
3、串行进位，这种方法相对延迟较大，设每个全加器延迟为t，采用这种方法的最大延迟为8t。第二种为断开串行进位的进位链，以缩短每次加法的延迟。实现方法为：将第j步第i位的进位输出连到下一步（第j+1步）第i+1位的进位输入。但最后要添加一行串行进位的加法器。此种方法的最大延为6t。A3B0A3B1A0B1A2B1A1B1A3B2A2B2A1B2A0B2++++A3B3A2B3A1B3A0B3++++++++A3B0A3B0A3B0A3B0//四位并行乘法器模块modulemul4x4(reset,a,b,y);output[7:0]y;input[3
4、:0]a,b;inputreset;wire[11:0]s,co;wire[15:0]c;assign#5c[0]=a[0]&b[0],c[1]=a[1]&b[0],c[2]=a[2]&b[0],c[3]=a[3]&b[0];assign#5c[4]=a[0]&b[1],c[5]=a[1]&b[1],c[6]=a[2]&b[1],c[7]=a[3]&b[1];assign#5c[8]=a[0]&b[2],c[9]=a[1]&b[2],c[10]=a[2]&b[2],c[11]=a[3]&b[2];assign#5c[12]=a[0]&b[3],
5、c[13]=a[1]&b[3],c[14]=a[2]&b[3],c[15]=a[3]&b[3];fulladderadd0(s[0],co[0],c[1],c[4],1'b0);fulladderadd1(s[1],co[1],c[2],c[5],1'b0);fulladderadd2(s[2],co[2],c[3],c[6],1'b0);fulladderadd3(s[3],co[3],c[8],s[1],co[0]);fulladderadd4(s[4],co[4],c[9],s[2],co[1]);fulladderadd5(s[5],c
6、o[5],c[10],c[7],co[2]);fulladderadd6(s[6],co[6],c[12],s[4],co[3]);fulladderadd7(s[7],co[7],c[13],s[5],co[4]);fulladderadd8(s[8],co[8],c[14],c[11],co[5]);fulladderadd9(s[9],co[9],s[7],co[6],1'b0);fulladderadd10(s[10],co[10],s[8],co[7],co[9]);fulladderadd11(s[11],co[11],c[15],
7、co[8],co[10]);assign#5y[0]=~reset&c[0];assign#5y[1]=~reset&s[0];assign#5y[2]=~reset&s[3];assign#5y[3]=~reset&s[6];assign#5y[4]=~reset&s[9];assign#5y[5]=~reset&s[10];assign#5y[6]=~reset&s[11];assign#5y[7]=~reset&co[11];endmodule//乘法器测试模块moduletb_mul4x4;regreset;reg[3:0]a,b;wi
8、re[7:0]y;integerj=0,i=0;mul4x4mul(reset,a,b,y);initialbegin$monitor($time,"
