数字逻辑设计与vhdl描述第2版参考答案 第八章

数字逻辑设计与vhdl描述第2版参考答案 第八章

ID:34521516

大小:1.08 MB

页数:18页

时间:2019-03-07

数字逻辑设计与vhdl描述第2版参考答案 第八章_第1页
数字逻辑设计与vhdl描述第2版参考答案 第八章_第2页
数字逻辑设计与vhdl描述第2版参考答案 第八章_第3页
数字逻辑设计与vhdl描述第2版参考答案 第八章_第4页
数字逻辑设计与vhdl描述第2版参考答案 第八章_第5页
资源描述:

《数字逻辑设计与vhdl描述第2版参考答案 第八章》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、《数宁逻饰铒没汁ljV丨IDL描印述》第八章部分习题解方Ⅱ冶冰一暹碉絷翮XT82珈咖l根据输出函数画出忄010D10111QQ10□1□Q101101□10Q11001-1010□1111111I〕11口0g011E!1□□口□1多输出函数的输入输出关系波形图ˉuR∏1冂列训列u列m田u列u围u网M刀Ⅷ删几「LlPJLnlFlq刂u刀V1m刀u刖u删彐列删1Π』刀曛蹈~~~~~~L__

2、__」XT83ROM容量=16×400011000000000000000000001o0000001001000111000000010010001100000001101101001×π::P○M

3、edcJre:is[3..[]q[::'lt]ˉˉΓ△__Jˉ△__f~~L__Γ怂亠囗Tlll⊥凵勺—XT8ROM容量=8×600000101001I100101110000000000000010000100000100I001000000110010100100I10001I20《数字逻辑设汁△VHDL描述》第八章部分习题解方怡冰)盯T日4RrI9kl{ⅡD宀Ⅰ△冫叫lDUT口△T宀】:0]口IulAI人:

4、∶

5、【

6、∶I曰0田D灯ΛXT87妪IF¨¤l0ldD】曰AB曰QX'Γ89用ROM设计01Q10□1⊙01000D1∷010100∷10Q001001∷010△000010

7、01001∷010蛔如蛔m吼町∝XT813...-r-libraryIEEE;downto0);uselEEE.std_logic_II64.all;SEL:outSTD_LOGIC);useIEEE.std_logic_arith.alI;end;use[EEE.std_logic_unsigned.alI:architectureXT8_13_archofXTS_13isSYMBOLICENCODEDstatemachine:entitl,XT8_13isSregOport(g,peSreg0_Upeis(S0.Sl,32,53);CLK:inSTD_LOGIC;signalSr

8、eg0:Sreg0_type;FX:inSTD_LOGIC;beginYN:inSTD_LOGIC;Sreg0_machine:process(CLK)AE:outSTD_LOGIC;begin'l'thenBB:outSTD_LOGIC;ifClK'eventandCLK:DD:outSTD_LOGIC:caseSregOisQ:outSTDLOGICVECTOR(lw'henS0:>121丨《数字逻辑设汁jVHDL描述》第八章部分习题解方怡冰Q<:"00";Q<:"10";AE(:'1';AE<='0';SEL<:'0';ifYN:'0'tlrenBB<='0';Sreg0<:S

9、l;DD<='0';elsifYN:'l'thenifFX='l'thenSreg0<:53;'1';Sreg0<:Sl;SEL<:elsifFX='0'thenendif;Sreg0<:S2iwhen53:>endif;Q<:"Il";'l';whenSI:>DD<:'0';Q<:"01";SEL<:'l';BB<:AE<:'0';AE<='0';Sreg0<:S0;ifYN:'0'thenwhenothers:)Sreg0<:S1;null;elsifYN:'l'thenendcase;SregO<:SOiendif;endif;endprocess;when32:>endXT8

10、13arch;αⅢⅡ圯BBmQQtο回⑾吼XT814Ⅱbr:彐1:γIEEE;SW:outSTDLOGIC);useIEEE。std~logic~1164。aⅡ;end:useIEEE。std~logic~arith.aⅡ;architectureXT8_14_archofXTS_14isuseIEEE。std_logic~unsigned。aIl;rypeSreg0_typeis(A,B,C,,D,E.F);enti卜XT814issignalSregO:Sreg0_type;port(beginCLK∶insTDLOGIC;Sreg0_machine:process(CLK)Ls

11、B∶insTDLOGIC;begin'1'SHIFTED"nsTDLOGIC∶ifClK'eventandCLK:thensTART∶inSTDLOGIC;caseSregOis->CR∶outSTDLOGIC;whenAoUTT∶oL1tsTDLOGIC;Q(="000";CR(=i0ⅡQ∶outSTD_LOGIC_VECTOR(2downto0)∶SW<=i0】;sET_uGM∶。utSTD~LOGIC;SETREGM(=0’;sR∶o哎sTDLOGI

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。